JPH0410251B2 - - Google Patents
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- JPH0410251B2 JPH0410251B2 JP13660685A JP13660685A JPH0410251B2 JP H0410251 B2 JPH0410251 B2 JP H0410251B2 JP 13660685 A JP13660685 A JP 13660685A JP 13660685 A JP13660685 A JP 13660685A JP H0410251 B2 JPH0410251 B2 JP H0410251B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- inputs
- cmos inverter
- transfer gate
- inverts
- Prior art date
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- Logic Circuits (AREA)
Description
〔産業上の利用分野〕
この発明は、２入力が入力され該２入力が一致
した時のみ該入力論理レベルを出力する、一致素
子と呼ばれる半導体装置および該装置をその転送
制御パルスの伝搬に用いる非同期自走式のデータ
伝送路に関するものである。 〔従来の技術〕 一般に一致素子（Coincidence Element；以下
Ｃ素子と称す）とは２入力Ｘ，Ｙに対してＣ，
を出力する論理回路であり、下記に示す論理値表
に従つて動作する。即ちその一致出力Ｃは２入力
Ｘ，Ｙが一致したときはその入力レベルと同レベ
ルとなり、また２入力Ｘ，Ｙが相異なるときは前
の状態を保持（HOLD）するものである。
した時のみ該入力論理レベルを出力する、一致素
子と呼ばれる半導体装置および該装置をその転送
制御パルスの伝搬に用いる非同期自走式のデータ
伝送路に関するものである。 〔従来の技術〕 一般に一致素子（Coincidence Element；以下
Ｃ素子と称す）とは２入力Ｘ，Ｙに対してＣ，
を出力する論理回路であり、下記に示す論理値表
に従つて動作する。即ちその一致出力Ｃは２入力
Ｘ，Ｙが一致したときはその入力レベルと同レベ
ルとなり、また２入力Ｘ，Ｙが相異なるときは前
の状態を保持（HOLD）するものである。
しかるにこのＣ素子ではＣ素子の出力が浮遊容
量のみに依つているために、ノイズに弱く、出力
レベルが時間とともに劣化するという問題があつ
た。またＣ素子の直列接続体の出力がフルスイン
グする前に中間出力がフローテイング状態になる
と、該中間出力が１，０の中間的なレベルとなつ
てしまい、Ｃ素子のCMOSインバータに過渡電
流が流れてしまうという問題もあつた。 また上記のようなＣ素子を転送制御回路に用い
たデータ伝送路では、複数段にわたつて並列デー
タバツフアに各々データが記憶されている時に転
送制御パルスがノイズにより変化すると１段分の
データが消失することがあり、また過渡電流のた
めに消費電力が大きいという問題点があつた。 この発明の第１の発明は、上記のような従来の
ものの欠点を除去するためになされたもので、耐
ノイズ性能が高く、パルスの伝搬速度が速く、ま
たCMOSインバータに過渡電流の流れない半導
体装置を得ることを目的としている。 またこの発明の第２の発明は、データを消失さ
せることなく高速に伝送でき、しかも消費電力を
低減できるデータ伝送路を得ることを目的として
いる。 〔問題点を解決しようとするための手段〕 本件出願の第１の発明に係る半導体装置は、直
列接続体後段の第１のCMOSインバータの一致
出力を反転して中間出力に帰還するための第２の
CMOSインバータを設け、排他的論理和回路お
よび両チヤネルトランスフアゲートにより装置の
２入力が相違するときのみ該第２のCMOSイン
バータ出力を中間出力に伝達するようにしたもの
である。 また、この発明の第２の発明に係るデータ伝送
路は、以上のように構成された一致素子をその転
送制御回路として用いるようにしたものである。 〔作 用〕 この発明の第１の発明においては、装置の２入
力が相違する時のみ第２のCMOSインバータ出
力が中間出力に伝達されるから、２つのCMOS
インバータがラツチとして機能し、一致出力が完
全に０あるいは１レベルとなり、また装置の２入
力が一致した時には直列接続体出力と第２の
CMOSインバータ出力との接続が遮断されるか
ら、両者の出力同志の衝突が回避される。 また、この発明の第２の発明においては、上記
のように構成された一致素子が転送制御回路とし
て使用されているから、耐ノイズ性能が高く、ま
たCMOSインバータに過渡電流が流れず、転送
制御パルスが誤りなく高速に伝搬される。 〔実施例〕 以下、この発明の一実施例を図について説明す
る。第１図は本件出願の第１の発明の一実施例に
よる半導体装置を示し、図において、第６図と同
一符号は同一のものを示す。４１７はＰチヤネル
MOSトランジスタ４１８、ＮチヤネルMOSトラ
ンジスタ４１９により構成された第２のCMOS
インバータであり、第１のCMOSインバータ４
１４出力を反転しノードＦ（中間出力）に帰還す
るためのものである。また４５０は一致素子の２
入力Ｘ，Ｙの一致を検出するための反転型排他的
論理和回路、４７０は第２のCMOSインバータ
４１７出力とノードＦとの間に設けられた両チヤ
ネルトランスフアゲートであり、これはＰチヤネ
ルMOSトランジスタ４７１及びＮチヤネルMOS
トランジスタ４７２により構成されている。また
４６０は排他的論理和回路４５０の出力を反転す
る第３のCMOSインバータであり、これはＰチ
ヤネルMOSトランジスタ４６１及びＮチヤネル
MOSトランジスタ４６２により構成されている。 次に動作について説明する。本実施例の基本的
な動作は従来のものと同様である。但し、本実施
例では排他的論理和回路４５０、第３のCMOS
インバータ４６０により２入力Ｘ，Ｙが不一致の
時のみ両チヤネルトランスフアゲート４７０がオ
ンされて第１、第２のCMOSインバータ４１４，
４１７によりラツチ構造が構成されるので、Ｃ出
力としては完全な１あるいは０を出力することが
できる。 即ち装置の２入力Ｘ，Ｙが０，１あるいは１，
０の時はノードＦがフローデイング状態となる
が、本実施例ではこのときのみ両チヤネルトラン
スフアゲート４７０がオンして第２のCMOSイ
ンバータ４１７出力がノードＦに伝達されるの
で、Ｃ出力が例えば比較的１（または０）に近い
値の時には第２のCMOSインバータ４１７出力
は比較的０（または１）に近い値となり、以後上
述のようなフイードバツクによりＣ出力は完全に
１（または０）レベルにまで上昇するので、ノイ
ズに強く、出力レベルの劣化のないものが得られ
る。またCMOSインバータ４１７出力のノード
Ｆへの伝達に両チヤネルトランスフアゲートが採
用されているので、上記インバータ４１７出力を
１より低下（または０より上昇）させることなく
ノードＦへ伝達でき、従つて該伝達によりノード
Ｆが中間的な電位となることはなく、CMOSイ
ンバータ４１４に過渡電流が流れることはない。 またＣ素子の２入力Ｘ，Ｙが一致した時には反
転型排他的論理和回路４５０出力が１、第３の
CMOSインバータ４６０出力が０となり、両チ
ヤネルトランスフアゲート４７０がオフされるの
で、直列接続体４００の出力と第２のCMOSイ
ンバータ４１７出力とが衝突することはなく、該
衝突による伝搬遅延の発生を防止できる。 このように、本実施例では一致素子の２入力
Ｘ，Ｙが一致しない時のみ該第２のCMOSイン
バータ出力を直列接続体の中間出力に伝達するよ
うにしたので、浮遊容量のみに依り出力を保持す
る従来のものに比しはるかにノイズに強く、また
第２のCMOSインバータ出力のノードＦへの伝
達に両チヤネルトランスフアゲートを採用したの
で、ノードＦには第２のCMOSインバータの出
力値そのものが伝達され、第１のCMOSインバ
ータに過渡電流が流れることがなくなる。更に本
実施例ではＣ素子の２入力が一致する時にはノー
ドＦへのフイードバツクを停止するようにしたの
で、直列接続体出力と第２のCMOSインバータ
も出力との衝突がなく、伝搬速度が低下すること
はない。 第２図は本件出願の第２の発明の一実施例によ
るデータ伝送路を示し、図において、第１図と同
一符号は同一のものを示す。４２０ａ〜４２０ｃ
はそれぞれ並列データバツフア（データ記憶手
段）３１１を構成する１ビツト分のラツチ、４０
５〜４０７にｎチヤンネルMOSトランジスタ、
４０８〜４１３はインバータである。 次に作用効果について説明する。 本実施例では上述のように構成された一致素子
を転送制御回路として用いているのでノイズに強
くデータを誤りなく高速に伝送でき、しかも転送
制御回路の第１のCMOSインバータに過渡電流
が流れないので、消費電力を一層低減することが
可能である。 なお、第２図の実施例では各ラツチを２つのイ
ンバータと１つのMOSトランジスタを用いて構
成したが、このMOSトランジスタの代わりに両
チヤネルトランスフアゲートを用いてもよく、上
記実施例と同様の効果を奏する。 また第２図の実施例では並列データバツフアが
ストレイキヤパシタCSだけでデータを保持する
ダイナミツクラツチの場合を示したが、第３図に
示すようなエツジトリガタイプのラツチ４３０、
あるいは第４図に示すようなトランスペアレント
ラツチ４４０を用いるようにしてもよく、上記実
施例と同様の効果を奏する。なお、第３図中、４
２５〜４２９はインバータ、４２１〜４２４はｎ
チヤネルMOSトランジスタであり、該MOSトラ
ンジスタの代わりに両チヤネルトランスフアゲー
トを用いてもよい。また第４図中４４５，４４６
はインバータ、４３５及び４３６は両チヤネルト
ランスフアゲートであり、４３１，４３３及び４
３２，４３４はそれぞれ両チヤネルトランスフア
ゲート４３５及び４３６を構成するＰ及びＮチヤ
ネルMOSトランジスタである。 〔発明の効果〕 以上のように、本発明の第１の発明に係る半導
体装置によれば、装置の２入力が一致しない時の
み一致出力の反転出力値をその値を変化させるこ
となく直列接続体の中間出力に伝達するようにし
たので、一致素子の中間出力がラツチされ該中間
出力が完全に０あるいは１となり第１のCMOS
インバータに過渡電流が流れるのを防止でき、耐
ノイズ性能が向上される。しかも装置の入力が一
致した時は第２のCMOSインバータの帰還が停
止されるので、直列接続体と第２のCMOSイン
バータとの出力の衝突が回避され、パルス伝搬速
度を向上できる効果がある。 また本発明の第２の発明に係るデータ伝送路に
よれば、以上のように構成された半導体装置をそ
の転送制御回路として用いたので、耐ノイズ性能
が高く、データを誤りなく高速に伝送でき、しか
も消費電力の小さいものが得られる効果がある。
量のみに依つているために、ノイズに弱く、出力
レベルが時間とともに劣化するという問題があつ
た。またＣ素子の直列接続体の出力がフルスイン
グする前に中間出力がフローテイング状態になる
と、該中間出力が１，０の中間的なレベルとなつ
てしまい、Ｃ素子のCMOSインバータに過渡電
流が流れてしまうという問題もあつた。 また上記のようなＣ素子を転送制御回路に用い
たデータ伝送路では、複数段にわたつて並列デー
タバツフアに各々データが記憶されている時に転
送制御パルスがノイズにより変化すると１段分の
データが消失することがあり、また過渡電流のた
めに消費電力が大きいという問題点があつた。 この発明の第１の発明は、上記のような従来の
ものの欠点を除去するためになされたもので、耐
ノイズ性能が高く、パルスの伝搬速度が速く、ま
たCMOSインバータに過渡電流の流れない半導
体装置を得ることを目的としている。 またこの発明の第２の発明は、データを消失さ
せることなく高速に伝送でき、しかも消費電力を
低減できるデータ伝送路を得ることを目的として
いる。 〔問題点を解決しようとするための手段〕 本件出願の第１の発明に係る半導体装置は、直
列接続体後段の第１のCMOSインバータの一致
出力を反転して中間出力に帰還するための第２の
CMOSインバータを設け、排他的論理和回路お
よび両チヤネルトランスフアゲートにより装置の
２入力が相違するときのみ該第２のCMOSイン
バータ出力を中間出力に伝達するようにしたもの
である。 また、この発明の第２の発明に係るデータ伝送
路は、以上のように構成された一致素子をその転
送制御回路として用いるようにしたものである。 〔作 用〕 この発明の第１の発明においては、装置の２入
力が相違する時のみ第２のCMOSインバータ出
力が中間出力に伝達されるから、２つのCMOS
インバータがラツチとして機能し、一致出力が完
全に０あるいは１レベルとなり、また装置の２入
力が一致した時には直列接続体出力と第２の
CMOSインバータ出力との接続が遮断されるか
ら、両者の出力同志の衝突が回避される。 また、この発明の第２の発明においては、上記
のように構成された一致素子が転送制御回路とし
て使用されているから、耐ノイズ性能が高く、ま
たCMOSインバータに過渡電流が流れず、転送
制御パルスが誤りなく高速に伝搬される。 〔実施例〕 以下、この発明の一実施例を図について説明す
る。第１図は本件出願の第１の発明の一実施例に
よる半導体装置を示し、図において、第６図と同
一符号は同一のものを示す。４１７はＰチヤネル
MOSトランジスタ４１８、ＮチヤネルMOSトラ
ンジスタ４１９により構成された第２のCMOS
インバータであり、第１のCMOSインバータ４
１４出力を反転しノードＦ（中間出力）に帰還す
るためのものである。また４５０は一致素子の２
入力Ｘ，Ｙの一致を検出するための反転型排他的
論理和回路、４７０は第２のCMOSインバータ
４１７出力とノードＦとの間に設けられた両チヤ
ネルトランスフアゲートであり、これはＰチヤネ
ルMOSトランジスタ４７１及びＮチヤネルMOS
トランジスタ４７２により構成されている。また
４６０は排他的論理和回路４５０の出力を反転す
る第３のCMOSインバータであり、これはＰチ
ヤネルMOSトランジスタ４６１及びＮチヤネル
MOSトランジスタ４６２により構成されている。 次に動作について説明する。本実施例の基本的
な動作は従来のものと同様である。但し、本実施
例では排他的論理和回路４５０、第３のCMOS
インバータ４６０により２入力Ｘ，Ｙが不一致の
時のみ両チヤネルトランスフアゲート４７０がオ
ンされて第１、第２のCMOSインバータ４１４，
４１７によりラツチ構造が構成されるので、Ｃ出
力としては完全な１あるいは０を出力することが
できる。 即ち装置の２入力Ｘ，Ｙが０，１あるいは１，
０の時はノードＦがフローデイング状態となる
が、本実施例ではこのときのみ両チヤネルトラン
スフアゲート４７０がオンして第２のCMOSイ
ンバータ４１７出力がノードＦに伝達されるの
で、Ｃ出力が例えば比較的１（または０）に近い
値の時には第２のCMOSインバータ４１７出力
は比較的０（または１）に近い値となり、以後上
述のようなフイードバツクによりＣ出力は完全に
１（または０）レベルにまで上昇するので、ノイ
ズに強く、出力レベルの劣化のないものが得られ
る。またCMOSインバータ４１７出力のノード
Ｆへの伝達に両チヤネルトランスフアゲートが採
用されているので、上記インバータ４１７出力を
１より低下（または０より上昇）させることなく
ノードＦへ伝達でき、従つて該伝達によりノード
Ｆが中間的な電位となることはなく、CMOSイ
ンバータ４１４に過渡電流が流れることはない。 またＣ素子の２入力Ｘ，Ｙが一致した時には反
転型排他的論理和回路４５０出力が１、第３の
CMOSインバータ４６０出力が０となり、両チ
ヤネルトランスフアゲート４７０がオフされるの
で、直列接続体４００の出力と第２のCMOSイ
ンバータ４１７出力とが衝突することはなく、該
衝突による伝搬遅延の発生を防止できる。 このように、本実施例では一致素子の２入力
Ｘ，Ｙが一致しない時のみ該第２のCMOSイン
バータ出力を直列接続体の中間出力に伝達するよ
うにしたので、浮遊容量のみに依り出力を保持す
る従来のものに比しはるかにノイズに強く、また
第２のCMOSインバータ出力のノードＦへの伝
達に両チヤネルトランスフアゲートを採用したの
で、ノードＦには第２のCMOSインバータの出
力値そのものが伝達され、第１のCMOSインバ
ータに過渡電流が流れることがなくなる。更に本
実施例ではＣ素子の２入力が一致する時にはノー
ドＦへのフイードバツクを停止するようにしたの
で、直列接続体出力と第２のCMOSインバータ
も出力との衝突がなく、伝搬速度が低下すること
はない。 第２図は本件出願の第２の発明の一実施例によ
るデータ伝送路を示し、図において、第１図と同
一符号は同一のものを示す。４２０ａ〜４２０ｃ
はそれぞれ並列データバツフア（データ記憶手
段）３１１を構成する１ビツト分のラツチ、４０
５〜４０７にｎチヤンネルMOSトランジスタ、
４０８〜４１３はインバータである。 次に作用効果について説明する。 本実施例では上述のように構成された一致素子
を転送制御回路として用いているのでノイズに強
くデータを誤りなく高速に伝送でき、しかも転送
制御回路の第１のCMOSインバータに過渡電流
が流れないので、消費電力を一層低減することが
可能である。 なお、第２図の実施例では各ラツチを２つのイ
ンバータと１つのMOSトランジスタを用いて構
成したが、このMOSトランジスタの代わりに両
チヤネルトランスフアゲートを用いてもよく、上
記実施例と同様の効果を奏する。 また第２図の実施例では並列データバツフアが
ストレイキヤパシタCSだけでデータを保持する
ダイナミツクラツチの場合を示したが、第３図に
示すようなエツジトリガタイプのラツチ４３０、
あるいは第４図に示すようなトランスペアレント
ラツチ４４０を用いるようにしてもよく、上記実
施例と同様の効果を奏する。なお、第３図中、４
２５〜４２９はインバータ、４２１〜４２４はｎ
チヤネルMOSトランジスタであり、該MOSトラ
ンジスタの代わりに両チヤネルトランスフアゲー
トを用いてもよい。また第４図中４４５，４４６
はインバータ、４３５及び４３６は両チヤネルト
ランスフアゲートであり、４３１，４３３及び４
３２，４３４はそれぞれ両チヤネルトランスフア
ゲート４３５及び４３６を構成するＰ及びＮチヤ
ネルMOSトランジスタである。 〔発明の効果〕 以上のように、本発明の第１の発明に係る半導
体装置によれば、装置の２入力が一致しない時の
み一致出力の反転出力値をその値を変化させるこ
となく直列接続体の中間出力に伝達するようにし
たので、一致素子の中間出力がラツチされ該中間
出力が完全に０あるいは１となり第１のCMOS
インバータに過渡電流が流れるのを防止でき、耐
ノイズ性能が向上される。しかも装置の入力が一
致した時は第２のCMOSインバータの帰還が停
止されるので、直列接続体と第２のCMOSイン
バータとの出力の衝突が回避され、パルス伝搬速
度を向上できる効果がある。 また本発明の第２の発明に係るデータ伝送路に
よれば、以上のように構成された半導体装置をそ
の転送制御回路として用いたので、耐ノイズ性能
が高く、データを誤りなく高速に伝送でき、しか
も消費電力の小さいものが得られる効果がある。
第１図は本発明の第１の発明の一実施例による
半導体装置を示す図、第２図は本発明の第２の発
明の一実施例によるデータ伝送路を示す図、第３
図及び第４図は第２図の他の実施例を示す図、第
５図はデータ伝送路を示す図、第６図は従来の半
導体装置を示す図である。 図において、４００は直列接続体、４０１，４
０２はＰチヤネルMOSトランジスタ、４０３，
４０４はＮチヤネルMOSトランジスタ、４１４，
４１７，４６０は第１、第２、第３のCMOSイ
ンバータ、４１５，４１８，４６１はＰチヤネル
MOSトランジスタ、４１６，４１９，４６２は
ＮチヤネルMOSトランジスタ、４７０は両チヤ
ネルトランスフアゲート、４７１はＰチヤネル
MOSトランジスタ、４７２はＮチヤネルMOSト
ランジスタ、３１１〜３１５は並列データバツフ
ア（データ記憶手段）、４２０ａ〜４２０ｃはラ
ツチ、４０８〜４１３はインバータ、４０５〜４
０７はＮチヤネルMOSトランジスタ、４３０，
４４０はラツチ、４２５〜４２９はインバータ、
４２１〜４２４はＮチヤネルMOSトランジスタ、
４３５，４３６は両チヤネルトランスフアゲー
ト、４３１，４３３はＰチヤネルMOSトランジ
スタ、４３２，４３４はＮチヤネルMOSトラン
ジスタ、４４５，４４６はインバータである。
半導体装置を示す図、第２図は本発明の第２の発
明の一実施例によるデータ伝送路を示す図、第３
図及び第４図は第２図の他の実施例を示す図、第
５図はデータ伝送路を示す図、第６図は従来の半
導体装置を示す図である。 図において、４００は直列接続体、４０１，４
０２はＰチヤネルMOSトランジスタ、４０３，
４０４はＮチヤネルMOSトランジスタ、４１４，
４１７，４６０は第１、第２、第３のCMOSイ
ンバータ、４１５，４１８，４６１はＰチヤネル
MOSトランジスタ、４１６，４１９，４６２は
ＮチヤネルMOSトランジスタ、４７０は両チヤ
ネルトランスフアゲート、４７１はＰチヤネル
MOSトランジスタ、４７２はＮチヤネルMOSト
ランジスタ、３１１〜３１５は並列データバツフ
ア（データ記憶手段）、４２０ａ〜４２０ｃはラ
ツチ、４０８〜４１３はインバータ、４０５〜４
０７はＮチヤネルMOSトランジスタ、４３０，
４４０はラツチ、４２５〜４２９はインバータ、
４２１〜４２４はＮチヤネルMOSトランジスタ、
４３５，４３６は両チヤネルトランスフアゲー
ト、４３１，４３３はＰチヤネルMOSトランジ
スタ、４３２，４３４はＮチヤネルMOSトラン
ジスタ、４４５，４４６はインバータである。
Claims (1)
- 【特許請求の範囲】 １ ２入力が入力され該２入力が一致したときそ
の入力レベルを出力する半導体装置において、第
１電源と第２電源との間に直列接続されその各々
に上記２入力の各々が入力される各２個の第１、
第２導電型のMOSトランジスタの直列接続体と、
該第１導電型の最下段のMOSトランジスタと第
２導電型の最上段のMOSトランジスタとの接続
点である中間出力を反転し一致出力を出力する第
１のCMOSインバータと、上記一致出力を反転
する第２のCMOSインバータと、該第２の
CMOSインバータの出力と上記中間出力間に接
続された両チヤネルトランスフアゲートと、上記
２入力を受けその正転又は反転排他的論理和出力
を上記トランスフアゲートの一方の制御入力に印
加する正転又は反転排他的論理和回路と、該排他
的論理和回路の出力を反転し上記トランスフアゲ
ートの他方の制御入力に印加する第３のCMOS
インバータとを備えたことを特徴とする半導体装
置。 ２ 複数のデータ記憶手段及び隣接段の転送制御
回路からの制御信号に応じて自段のデータ記憶手
段を制御する各段の転送制御回路からなるシフト
レジスタからなるデータ伝送路において、上記転
送制御回路として、第１電源と第２電源との間に
直列接続されその各々に２入力の各々が入力され
る各２個の第１、第２導電型のMOSトランジス
タの直列接続体と、該第１導電型の最下段の
MOSトランジスタと第２導電型の最上段のMOS
トランジスタとの接続点である中間出力を反転し
一致出力を出力する第１のCMOSインバータと、
上記一致出力を反転する第２のCMOSインバー
タと、該第２のCMOSインバータの出力と上記
中間出力間に接続された両チヤネルトランスフア
ゲートと、上記２入力を受けその正転又は反転排
他的論理和出力を上記トランスフアゲートの一方
の制御入力に印加する正転又は反転排他的論理和
回路と、該排他的論理和回路の出力を反転し上記
トランスフアゲートの他方の制御入力に印加する
第３のCMOSインバータとからなる一致素子を
用いたことを特徴とするデータ伝送路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136606A JPS61294934A (ja) | 1985-06-21 | 1985-06-21 | 半導体装置およびデ−タ伝送路 |
| US06/875,551 US4785204A (en) | 1985-06-21 | 1986-06-18 | Coincidence element and a data transmission path |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136606A JPS61294934A (ja) | 1985-06-21 | 1985-06-21 | 半導体装置およびデ−タ伝送路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294934A JPS61294934A (ja) | 1986-12-25 |
| JPH0410251B2 true JPH0410251B2 (ja) | 1992-02-24 |
Family
ID=15179226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60136606A Granted JPS61294934A (ja) | 1985-06-21 | 1985-06-21 | 半導体装置およびデ−タ伝送路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294934A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2768872B1 (fr) * | 1997-09-25 | 2000-09-08 | Sgs Thomson Microelectronics | Porte logique ou-exclusif a quatre entrees complementaires deux a deux et a deux sorties complementaires, et multiplieur de frequence l'incorporant |
-
1985
- 1985-06-21 JP JP60136606A patent/JPS61294934A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61294934A (ja) | 1986-12-25 |
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Legal Events
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| EXPY | Cancellation because of completion of term |