JPH04102941A - マイクロプロセッサシステム - Google Patents
マイクロプロセッサシステムInfo
- Publication number
- JPH04102941A JPH04102941A JP2221517A JP22151790A JPH04102941A JP H04102941 A JPH04102941 A JP H04102941A JP 2221517 A JP2221517 A JP 2221517A JP 22151790 A JP22151790 A JP 22151790A JP H04102941 A JPH04102941 A JP H04102941A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- writing
- control circuit
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000014759 maintenance of location Effects 0.000 claims description 6
- 230000000694 effects Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 abstract description 2
- 230000003287 optical effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロプロセッサを用いたファームウェア装
置におけるメモリ内容の保存手段を有するマイクロプロ
セッサシステムに関する。
置におけるメモリ内容の保存手段を有するマイクロプロ
セッサシステムに関する。
従来、マイクロプロッサを用いたファームウェア装置は
、プロセッサと、リードオンリメモリと、ランダムアク
セスメモリと、パスコン１−ローラとを有している。こ
の中でファームウェア装置としてのプロセッサは、リー
トオンリメモリとランダムアクセスメモリの一部の領域
に記憶されているマイクロプログラムとを組み合わせて
処理動作を行っている。また、プロセッサはこの処理動
作手順にしたがい、ランダムアクセスメモリの他のデー
タ領域に書き込まれるデータを順次読み出してデータ処
理等を行っている。ここでランダムアクセスメモリのデ
ータ領域に書き込まれているデータは、新たに更新デー
タを入力すると前のデータは当然消去されて新しいデー
タに書きかえられる。したがって、このデータ処理中に
ファームウェア装置障害があっても、前述のランタムア
クセスメモリのデータ更新が行われてしまっていた。
、プロセッサと、リードオンリメモリと、ランダムアク
セスメモリと、パスコン１−ローラとを有している。こ
の中でファームウェア装置としてのプロセッサは、リー
トオンリメモリとランダムアクセスメモリの一部の領域
に記憶されているマイクロプログラムとを組み合わせて
処理動作を行っている。また、プロセッサはこの処理動
作手順にしたがい、ランダムアクセスメモリの他のデー
タ領域に書き込まれるデータを順次読み出してデータ処
理等を行っている。ここでランダムアクセスメモリのデ
ータ領域に書き込まれているデータは、新たに更新デー
タを入力すると前のデータは当然消去されて新しいデー
タに書きかえられる。したがって、このデータ処理中に
ファームウェア装置障害があっても、前述のランタムア
クセスメモリのデータ更新が行われてしまっていた。
上述した従来のマイクロプロセッサシステムは、システ
ムメモリにランダムアクセスメモリを使用しているので
、メモリに新たなデータを書き込むとそれまで書かれて
いたデータは更新されてしまう。したかって、ファーム
ウェア装置に障害が発生したような場合に、原因の解析
のため障害発生時点でのメモリ内容を装置を止めずに取
得したい場合かあるが、障害時点で更新前のメモリ内容
を収得することができないため障害原因の究明かできな
いという欠点がある。
ムメモリにランダムアクセスメモリを使用しているので
、メモリに新たなデータを書き込むとそれまで書かれて
いたデータは更新されてしまう。したかって、ファーム
ウェア装置に障害が発生したような場合に、原因の解析
のため障害発生時点でのメモリ内容を装置を止めずに取
得したい場合かあるが、障害時点で更新前のメモリ内容
を収得することができないため障害原因の究明かできな
いという欠点がある。
本発明のマイクロプロセッサシステムは、システムメモ
リと、プロセッサと、システムバスとを有するファーム
ウェア装置を備えたマイクロプロセッサシステムにおい
て、前記ファームウェア装置に着脱可能な構造であり前
記システムバスに接続された状態で前記システムメモリ
と同しアドレス空間に書き込まれたデータを保持するデ
ータ保持用メモリと、外部から入力されるトリ力信号に
より前記データ保持用メモリに対するデータの書き込み
の開始および停止を制御する制御回路とを有し、前記フ
ァームウェア装置の動作に影響を与えることなく前記デ
ータ保持用メモリを着脱できる。
リと、プロセッサと、システムバスとを有するファーム
ウェア装置を備えたマイクロプロセッサシステムにおい
て、前記ファームウェア装置に着脱可能な構造であり前
記システムバスに接続された状態で前記システムメモリ
と同しアドレス空間に書き込まれたデータを保持するデ
ータ保持用メモリと、外部から入力されるトリ力信号に
より前記データ保持用メモリに対するデータの書き込み
の開始および停止を制御する制御回路とを有し、前記フ
ァームウェア装置の動作に影響を与えることなく前記デ
ータ保持用メモリを着脱できる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。第１図
の実施例はファームウェア装置内の要部を示し、従来例
と同様のランダムアクセスメモリであるシステムメモリ
４、プロセッサ５、システムバス６に本発明のデータ保
持用メモリ１、書き込み制御回路２を追加して構成され
る。なお図示していないが、リードオンリメモリはプロ
セッサ５に埋め込まれた形態となっている。また、デー
タ保持用メモリ１は、例えばバッテリーでバックアップ
機能を持つメモリカードで、システムメモリ４と同じシ
ステムバス６に接続されているが、書き込み信号線のみ
接続され読み出し信号線は接続されていない。したがっ
て、データの読み出しはシステムメモリ４のみから行わ
れる。データ書き込み開始および停止を制御する制御回
路２は、トリガ信号３により起動され、システムバス６
上のデータをデータ保持用メモリ１へ書き込み開始およ
び停止の制御を行う。また、制御回路２には複数個のト
リガ信号線３が接続され、各トリガ信号が人力された時
に書き込みを開始するか、停止するかをあらかじめ制御
回路２に設定しておく。
の実施例はファームウェア装置内の要部を示し、従来例
と同様のランダムアクセスメモリであるシステムメモリ
４、プロセッサ５、システムバス６に本発明のデータ保
持用メモリ１、書き込み制御回路２を追加して構成され
る。なお図示していないが、リードオンリメモリはプロ
セッサ５に埋め込まれた形態となっている。また、デー
タ保持用メモリ１は、例えばバッテリーでバックアップ
機能を持つメモリカードで、システムメモリ４と同じシ
ステムバス６に接続されているが、書き込み信号線のみ
接続され読み出し信号線は接続されていない。したがっ
て、データの読み出しはシステムメモリ４のみから行わ
れる。データ書き込み開始および停止を制御する制御回
路２は、トリガ信号３により起動され、システムバス６
上のデータをデータ保持用メモリ１へ書き込み開始およ
び停止の制御を行う。また、制御回路２には複数個のト
リガ信号線３が接続され、各トリガ信号が人力された時
に書き込みを開始するか、停止するかをあらかじめ制御
回路２に設定しておく。
書き込みトリガ信号により書き込みが開始されると、制
御回路２は制御線の中の書き込み信号をデータ保持用メ
モリ１に与え、システムメモリ４に書かれるデータと同
じデータがデータ保持用メモリ１に書かれるように制御
する。また、制御回路２は障害の検出等により書き込み
停止のトリガ信号が制御回路２に入力されると、データ
保持用メモリ１への書き込み信号の供給を停止し、メモ
リ内容がトリガ信号が入って時点の内容のまま保持され
るようにする。この状態でメモリカードであるデータ保
持用メモリ１を装置から抜きとり、別装置でメモリ内容
を読み出せば所望の時点のデータを得ることかできる。
御回路２は制御線の中の書き込み信号をデータ保持用メ
モリ１に与え、システムメモリ４に書かれるデータと同
じデータがデータ保持用メモリ１に書かれるように制御
する。また、制御回路２は障害の検出等により書き込み
停止のトリガ信号が制御回路２に入力されると、データ
保持用メモリ１への書き込み信号の供給を停止し、メモ
リ内容がトリガ信号が入って時点の内容のまま保持され
るようにする。この状態でメモリカードであるデータ保
持用メモリ１を装置から抜きとり、別装置でメモリ内容
を読み出せば所望の時点のデータを得ることかできる。
以上説明したように、本発明はメモリカード式のデータ
保持用メモリと、書き込み開始および停止の制御回路と
を備えることにより、障害発生時を含む任意の時点での
メモリ内容を、その時点で装置を止めることなく取得で
きる。したがって運用中のファームウェア装置の障害調
査等に大きい効果がある。
保持用メモリと、書き込み開始および停止の制御回路と
を備えることにより、障害発生時を含む任意の時点での
メモリ内容を、その時点で装置を止めることなく取得で
きる。したがって運用中のファームウェア装置の障害調
査等に大きい効果がある。
第１図は本発明の一実施例のブロック図である。
１・・・データ保持用メモリ、２・・・制御回路、３・
・・トリガ信号線、４・・・システムメモリ、５・・・
プロセツサ、 ６・ システムバス。
・・トリガ信号線、４・・・システムメモリ、５・・・
プロセツサ、 ６・ システムバス。
Claims (1)
- システムメモリと、プロセッサと、システムバスとを有
するファームウェア装置を備えたマイクロプロセッサシ
ステムにおいて、前記ファームウェア装置に着脱可能な
構造であり前記システムバスに接続された状態で前記シ
ステムメモリと同じアドレス空間に書き込まれたデータ
を保持するデータ保持用メモリと、外部から入力される
トリガ信号により前記データ保持用メモリに対するデー
タの書き込みの開始および停止を制御する制御回路とを
有し、前記ファームウェア装置の動作に影響を与えるこ
となく前記データ保持用メモリを着脱できることを特徴
とするマイクロプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221517A JPH04102941A (ja) | 1990-08-23 | 1990-08-23 | マイクロプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221517A JPH04102941A (ja) | 1990-08-23 | 1990-08-23 | マイクロプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04102941A true JPH04102941A (ja) | 1992-04-03 |
Family
ID=16767954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2221517A Pending JPH04102941A (ja) | 1990-08-23 | 1990-08-23 | マイクロプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04102941A (ja) |
-
1990
- 1990-08-23 JP JP2221517A patent/JPH04102941A/ja active Pending
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