JPH04103138A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロ波などの高周波信号を処理する半
導体集積回路（ＭＭＩＣ）に関し、特にその製造過程で
の静電破壊を防止するための構造に関するものである。

〔従来の技術〕

第１０図は、従来の誘電体基板を用いた半導体集積回路
の一例である高周波スイッチ半導体集積回路を示す平面
図であり、図において、Ｑｌは誘電体基板１上に構成さ
れた電界効果トランジスタ（ＦＥＴ）　、ＴＩは前記Ｆ
ＥＴＱＩのゲートＧに接続された第１の伝送線路で、そ
の電気長は通常前記マイクロ波信号の１／４波長に設定
されておリ、これによりゲートＧのインピーダンスとの
整合を取っている。Ｃ１は前記第１の伝送線路と接地電
極、例えばグランドポンディングパッドＰ２に接続され
たキャパシタ、Ｐｌは前記第１の伝送線路Ｔ１と前記キ
ャパシタＣ１との接続点に接触されたゲートバイアスボ
ンディングバッド、Ｔ２は前記電界効果トランジスタＱ
１のソースＳに接続された第２の伝送線路、■は前記第
２の伝送線路Ｔ２と誘電体基板１の裏面に形成された裏
面電極４とを接続するためのビアホール（貫通孔）、Ｍ
ｌ、Ｍ２はそれぞれ前記電界効果トランジスタＱ１のソ
ースＳ１　ドレインＤに接続された伝送線路である。

第１１図は第１０図の断面図で、ＦＥＴ部分ビアホール
部分、及びこれらと伝送線路Ｔｌ、Ｔ２との接続関係を
模式的に示しており、第１０図の平面パターンとは完全
に一致していない。図において２は誘電体基板１上に例
えばエピタキシャル成長法を用いて形成したＧａＡｓな
どの半導体層、３はシリコン等のｎ形不純物のイオン注
入法などを用いて形成された電界効果トランジスタＱ１
の動作層で、該動作層３上にはソース電極Ｓドレイン電
極りが形成されており、両電極間にはゲート電極Ｇが配
置されている。ここで上記誘電体基板１にはサファイア
やアルミナ等の絶縁性の基板を用いており、また動作層
３とオーミック接触のソースＳ、ドレインＤには金−ゲ
ルマニウム合金を用い、動作層３とショットキー接触の
ゲートＧにはアルミニウムを用いている。さらに上記各
伝送線路Ｍｌ’、Ｍ２．Ｔｌ、Ｔ２は金属材料からなっ
ている。また５は絶縁膜であり、その上には上記伝送線
路ＴＩ、Ｔ２が形成されている。その他第１０図と同一
符号は同一部分を示す。

第１２図は上記半導体集積回路を等価回路で表した図で
あり、７，８はそれぞれ前記伝送線路Ｍ１、Ｍ２に接続
されたＲＦ入力端子、ＲＦ出力端子、９は前記ゲートバ
イアスボンディングバッドＰ１に接続されたゲートバイ
アス電源であり、その他第１０図、第１１図と同一符号
は同一部分を示す。

次に動作について上記等価回路を用いて説明する。

マイクロ波などの高周波信号は、ＲＦ入力端子７から入
力され、伝送線路Ｍ１を介して電界効果トランジスタＱ
１に供給され、さらに伝送線路Ｍ２を通ってＲＦ出力端
子８から出力される。

伝送線路Ｔ１およびキャパシタＣ１は、電界効果トラン
ジスタＱｌのゲートバイアス回路を形成し、この例では
ＦＥＴのゲート電圧バイアスはゲートバイアスボンディ
ングバッドＰ１より、誘電体基ｖｉ１の外部にあるゲー
トバイアス電源９により印加される。ここで、伝送線路
Ｔ１の電気長は通常前記マイクロ波信号の１／４波長に
設定されており、また伝送線路ＴＩの終端がキャパシタ
Ｃ１により高周波的に接地されているので、電界効果ト
ランジスタＱ１のゲートから伝送線路Ｔ１を見たときの
インピーダンスは無限大になり、マイクロ波信号が電界
効果トランジスタＱ１のゲート・ソースまたはゲート・
ドレイン容量を介して電界効果トランジスタのゲートＧ
側へ漏れることを防いでいる。

なお、伝送線路Ｔ１の代わりに抵抗器（第１の抵抗器）
Ｒ１を用いることもでき、この場合は、抵抗器Ｒ１の値
は伝送線路Ｍ１の特性インピーダンス、例えば５０Ωよ
りも十分高い例えば１にΩに設定することにより、マイ
クロ波信号が電界効果トランジスタＱ１のゲート・ソー
スまたはゲート・ドレイン容量を介して電界効果トラン
ジスタのゲートＧ側へ漏れることを防ぐことができる。

この場合、抵抗器Ｒ１は半導体層や薄膜抵抗で作ること
ができる。

また、キャパシタＣ１は、逆に誘電体基板１の外部より
不要な高周波信号がゲートポンディングパッドＰ１を通
って電界効果トランジスタＱ１のゲートに印加されるこ
とを防ぐ働きもしている。

ここで、第１２図の例ではキャパシタＣ１はグランドポ
ンディングパッドＰ２を介して裏面電極に接地している
が、ビアホールを用いて誘電体基板１内部で接地しても
よい。

また上記伝送線路Ｔ２は、電界効果トランジスタＱ１の
ソース電圧バイアス回路を形成し、この＋１はＦＥＴＱ
Ｉのソース電圧バイアス回路は裏面電極４に接地されて
いる。ここで伝送線路Ｔ２の電気長は、前記マイクロ波
信号の１／４波長に設定している。これにより、前記ゲ
ートバイアス回路の場合と同様に、マイクロ波信号が伝
送線路Ｍ１より伝送線路Ｔ２に漏れることを防いでいる
。

なお、伝送線路Ｔ２の代わりに抵抗器（第２の抵抗器）
Ｒ２を用いる場合は、抵抗器Ｒ２の値は伝送線路Ｍ１の
特性インピーダンス、例えば５０Ωよりも十分高い例え
ばＩＫΩに設定することにより、マイクロ波信号の漏れ
を防止できる。

以上のような半導体集積回路では、電界効果トランジス
タＱｌのゲートバイアス電圧を変化させることにより、
具体的には電界効果トランジスタＱ１のドレイン・ソー
ス間抵抗を十分小さい数Ωから十分大きい数ＭΩまで変
化させて、ＲＦ入力端子７から入力されたマイクロ波信
号の信号強度の減衰量を制御してＲＦ出力端子８より取
り出すことができる。

以上の例では、伝送線路Ｔ２の電気長は１／４波長とし
たが、伝送線路Ｔ２および伝送線路Ｍ１を無くして電界
効果トランジスタＱ１のソースＳを直接接地すれば、Ｒ
Ｆ出力端子８から入力したマイクロ波信号を電界効果ト
ランジスタＱ１で接地したり開放にしたりすることので
きるマイクロ波スイッチ回路を形成することもできる。

第１３図は、従来の半絶縁性半導体基板を用いた半導体
集積回路の一例である高周波スイッチ半導体集積回路を
示す平面図、第１４図はその断面図で、ＦＥＴ部分、ビ
アホール部分、及びこれらと伝送線路Ｔ１．Ｔ２との接
続関係を模式的に示している０図において、第１０図、
第１１図と同一符号は同一のものを示し、ここでは第１
０ＴＥＪ〜第１２図に示す半導体集積回路においてその
誘電体基板に代えて、半絶縁性半導体基板１４を用いて
おり、電界効果トランジスタＱｌのソースＳ及びドレイ
ンＤが基板抵抗６を介して裏面電極４につながった構造
となっている。またここではソースＳのバイアス回路は
外付けとしているため、ソースＳを裏面電極に接続する
ための第２の伝送線路Ｔ２及びビアホールＮは用いてい
ない。

第１５図は上記第１３図の半導体集積回路を等価回路で
表した図であり、６はソースＳ及びドレインＤと裏面電
極４との間の基板抵抗であり、その他第１２図と同一符
号は同一部分を示す。

次に動作について第１５図の等価回路を用いて説明する
。

第１５図では第１２図における伝送線路Ｔ２及びビアホ
ール■がないので、ソースバイアスは例えばバイアステ
ィーなどのＤＣバイアスを印加する回路構成を用いて半
絶縁性半導体基板１の外部から印加するが、半絶縁性半
導体基板の場合はサファイア基板などのような絶縁性誘
電体基板の場合と異なり、第１４図に示したように電界
効果トランジスタのソースＳおよびドレインＤと裏面電
極４０間に基板抵抗６が存在し、この基板抵抗６の値は
通常ＩＭΩ以上であるので、回路動作は第１２図の等価
回路の例と同様となる。

〔発明が解決しようとする課題〕

従来の半導体集積回路は以上のように構成されており、
ＦＥＴＱＩのゲートは直流的にＦＥＴＱｌのソースまた
はドレインと絶縁されているため、半導体集積回路の製
造工程中、例えばチップ分離工程では半導体集積回路基
板をダイシングソーで切断する際、純水をウェハに吹き
付けるが、この純水の吹き付けなどによりゲートバイア
ス回路が帯電し、つまりバッシベーシッン膜に被われて
いないゲートやソース、ドレインのポンディングパッド
が帯電し、ゲートが静電破壊を起こすという問題があっ
た。

ところで、特開昭６０−４７４６９号公報には、シッッ
トキーゲート型電界効果トランジスタにおいて、ゲート
電極とソースあるいはドレイン電極との間に、その直列
抵抗がゲート電極の直列抵抗より小さいｐｎ接合素子を
並列に接続し、これによってゲート電極を外部からの衝
撃電圧から保護するようにしたものが示されている。

しかしながら、この場合ゲートの直列抵抗よりｐｎ接合
素子の抵抗が小さいため、ゲートのインピーダンスが変
化することとなり、マイクロ波回路では、インピーダン
スの整合がくずれ、伝送されているマイクロ波が漏れた
り、反射波が生じて入力側に悪影響を与えるという問題
がある。

また特開昭６１−３００７８号公報には、マイクロ波高
出力トランジスタにおいて、ゲート電極と接地電極との
間を、ゲートパッド直下に形成した拡散領域により接続
したものが示されており、この構成によってゲート破壊
の回避も不可能ではないが、この場合も上記拡散領域の
抵抗値は２００Ω程度と小さいためインピーダンス不整
合の問題がある。

この発明は上記のような問題点を解消するためになされ
たもので、ゲートのインピーダンス不整合を招くことな
く、ゲートバイアス回路の帯電を防止することができ、
電界効果トランジスタのゲートの製造過程での帯電によ
る破壊を防止することができる半導体集積回路を得るこ
とを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体集積回路は、誘電体基板上に構成
された電界効果トランジスタと、前記基板裏面に形成さ
れ、電界効果トランジスタのソースまたはドレインと接
続された裏面電極と、前記電界効果トランジスタのゲー
トにバイアスを印加するためのゲートバイアスボンディ
ングパッドとを備えており、このような構成において上
記ゲート及びそのバイアスポンディングパッド間の電流
経路を、ゲートのインピーダンスをほとんど変化させな
い程度の高抵抗材料からなる補助電流通路により裏面電
極に接続したものである。

またこの発明に係る半導体集積回路は、上記補助電流通
路を、半絶縁性半導体基板上に形成され、これとオーミ
ック接触する電極配線としたものである。

〔作用〕

この発明においては、電界効果トランジスタのゲートバ
イアス回路を高抵抗の補助電流通路を介して裏面電極に
接続したから、製造工程においてゲートバイアス回路を
構成するゲートバイアスボンディングパッドやキャパシ
タに帯電した静電気は上記補助電流通路を介して流れる
こととなり、電界効果トランジスタのゲートにはほとん
ど流れず、このためゲートを静電破壊から保護すること
ができる。

また上記補助電流通路を、半絶縁性半導体基板にオーミ
ック接触する電極配線とすることにより、半絶縁性半導
体基板の基板抵抗が上記補助電流通路と同様な働きをす
ることとなり、ビアホールが不要となり、構成の簡略化
を図ることができる。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図〜第３図は本発明の第１の実施例を説明するため
の図であり、第１図は誘電体基板を用いた半導体集積回
路の一例である高周波スイッチ半導体集積回路を示す図
、第２図はその断面図で、ＦＥＴ部分、ビアホール部分
、及びこれらと伝送線路Ｔｌ、Ｔ２との接続関係を示す
図、第３図はその等価回路を示す図であり、それぞれ従
来例を示す第１０図〜第１２図に対応している。図にお
いて、第１０図〜第１２図と同一符号は同一または相当
部分を示し、ここでは、第１の伝送線路Ｔ１を１００に
Ω程度の第３の抵抗器Ｒ３を介して裏面電極に接続して
いる。この抵抗器Ｒ３は上記のように十分抵抗値が高い
めで、ゲートバイアス回路にはほとんど影響はない。

すなわちｖｌは上記伝送線路Ｔ１の近傍に形成されたビ
アホール、Ｒ３は該ビアホール■と上記伝送線路Ｔ１と
の間の絶縁膜５上に形成され、ニクロムにッケルとクロ
ムの合金）や、タングステンシリサイドやモリブデンシ
リサイド等の高融点金属シリサイド層からなる抵抗器（
第３の抵抗器）であり、該抵抗器Ｒ３は一端が前記伝送
線路Ｔ１に、他端が前記ビアホール■を介して裏面電極
４と接続されている。

次に製造方法について説明する。

まずサファイア等のウェハ基板１上にＧａＡｓ半導体層
２をエピタキシャル成長し、続いて該半導体層２表面に
シリコン等のｎ形の不純物をイオン注入して動作層３を
形成する。

次に該動作Ｎ３上に金−ゲルマニウム合金層をバターニ
ングしてソースＳ、ドレインＤを形成し、その後アルミ
ニウム層をバターニングしてゲートＣを形成する。また
この際、後工程で形成するビアホールに対応する位置に
金からなる電極層Ｅを形成する。

次いで全面に絶縁膜５をバターニングした後、上記のよ
うな高融点金属シリサイド層からなる第３の抵抗層Ｒ３
をバターニングし、さらに金属材料からなる第１．第２
の伝送線路ＴＩ、Ｔ２、伝送線路Ｍｌ、Ｍ２及びゲート
ポンディングパッドＰＬ、Ｐ２等を形成する。このとき
キャパシタＣ１の形成も行い、ポンディングパッド部分
以外をパッシベーション膜で被覆する。

その後、サファイア基板１の裏面側を所定厚さまでエッ
チバックし、さらにエツチングによりビアホール■を形
成し、全面に金メツキを施してビアホールを埋め込むと
ともに裏面電極４を形成する。

そして、ウェハ基板をダイシングソーによりチップに分
離する。

次に作用効果について説明する。

一般に半導体製造工程中において静電気の発生は極力抑
えるように装置上の工夫がなされているが、必ずしも十
分に対策を施すことができない場合がある９例えばグイ
シングツ−によるチップ分離を行う場合であるが、切削
屑を洗い流すため霧状にした純水を誘電体基板に高圧で
吹きつける必要がある。しかし、純水は非常に高抵抗で
あるため帯電しやすく、誘電体基板上に形成されたむき
だしのポンディングパッドなどの電極部分は純水によっ
て運ばれてくる電荷によって容易に帯電する。

このような場合、本実施例の半導体集積回路では、電界
効果トランジスタＱ１のゲートＧは第３の抵抗器Ｒ３を
介して裏面電極４に接地されているので、純水によって
運ばれてくる電荷は第３の抵抗器を通って裏面電極４に
流れ、ゲートＣが高電圧に帯電することはない。一方、
電界効果トランジスタＱ１のソースＳはビアホール■を
介して裏面電極４に接続されているので、同様にソース
Ｓが高電圧に帯電することはない。また、電界効果トラ
ンジスタＱ１のドレインＤは、この例ではバイアス回路
などにより裏面電極４に接続されていないが、通常マイ
クロ波用に用いられるＧａＡＳ電界効果トランジスタは
ノーマリオン型トランジスタであるのでドレインＤは動
作層３を介してソースＳとつながっており、つまりソー
スＳを介して裏面電極４に接地されており、ドレインＤ
も高電圧に帯電することはない。

このように、電界効果トランジスタＱ１のゲートＧ、ソ
ースＳ、ドレインＤは直接あるいは抵抗を介して裏面電
極に接地されているので、製造工程中の帯電によるゲー
トの静電破壊を防止することができる。

なお、上記実施例ではソースを第２の伝送線路を介して
裏面電極に接地しているが、これはドレインでもよく、
またソースまたはドレインの直下に第２図の２点鎖線で
示すようにビアホールを形成し、伝送線路を介さずにソ
ースまたはドレイン電極を直接裏面電極に接地してもよ
い。

また、上記実施例ではゲートＧとキャパシタＣＩ間、及
びソースＳと裏面電極４間を第１．第２の伝送線路で接
続した場合を示したが、その代わりに従来例で説明した
ように、第１．第２の抵抗器Ｒ１，Ｒ２を用いてもよい
。

第４図〜第６図は本発明の第２の実施例を説明するため
の図で、ここでは半絶縁性半導体基板を用いた半導体集
積回路の一例である高周波スイッチ半導体集積回路を示
している。第４図〜第６図はそれぞれ第１図〜第３図に
対応する平面図、断面図及び等価回路図である。ここで
は前記第１の実施例の半導体集積回路において絶縁性の
誘電体基板に代えて、半絶縁性半導体基板１４を用いて
おり、電界効果上ランジスタＱ１のソースＳ及びドレイ
ンＤが基板抵抗６を介して裏面電極に接続された構造と
なっている。またここでは、ソースＳのバイアス回路は
外付けとしているため、ソースＳを裏面電極に接続する
ための第２の伝送線路Ｔ２及びビアホール■は用いてい
ない。

次に作用効果について説明する。

この実施例においても、上記実施例と同様に電界効果ト
ランジスタＱ１のゲートＧは第３の抵抗器Ｒ３を介して
裏面電極４に接地されているので、半導体製造工程中の
洗浄用純水などによって運ばれてくる電荷は第３の抵抗
器を通って裏面電極に流れ、ゲートＧが高電圧に帯電す
ることはない。

また、電界効果トランジスタＱ１のソースＳは、上記第
１の実施例の場合とは異なり、ビアホール■を介して裏
面電極４に接続されていないが、半絶縁性半導体基板１
を誘電体基板として用いているので、ソースＳおよびド
レインＤは基板抵抗６を介して裏面ｔ８ｉ４に接地して
おり、やはりソースＳおよびドレインＤが高電圧に帯電
することはない。

このように電界効果トランジスタＱ１のゲートＧ、ソー
スＳ、ドレインＤは直接あるいは抵抗を介して裏面電極
に接地されているので、製造工程での帯電によるゲート
の静電破壊を防止することができる。

第７図〜第９図は本発明の第３の実施例による半導体集
積回路を示す平面図、断面図１等価回路図であり、それ
ぞれ第４図〜第６図に対応している。ここでは、上記第
２の実施例の構成において、第１の伝送線路Ｔ１の一部
の下にオーミ・ンク電極０１を形成し、これによりゲー
トＧと裏面型８ｉ４とを接続している。この場合オーミ
ック電極０１は、ゲートＣと裏面電極４間の電気抵抗が
基板抵抗６程度に小さくなるよう十分大きな面積にして
いる。−その他の構成は上記第２の実施例と同一である
。

次に作用効果について説明する。

この実施例では、電界効果トランジスタＱｌのソースＳ
は第１の実施例とは異なり、ビアホールＶを介して裏面
電極４に接続されていないが、第２の実施例と同様に半
絶縁性の半導体基板１を誘電体基板として用いているの
で、ソースＳおよびドレインＤは基板抵抗６を介して裏
面電極４に接続されており、ソースＳおよびドレインＤ
が高電圧に帯電することはない。

また、電界効果トランジスタＱ１のゲー）Ｃも第１の伝
送線路Ｔ１の一部を半絶縁性半導体基板１にオーミック
電極０１を用いて接触させているので、ゲートＧは基板
抵抗６を介して裏面電極４に接地されることとなり、ゲ
ートＧが高電圧に帯電することはない。

このように、電界効果トランジスタＱ１のゲートＧ、ソ
ースＳ、ドレインＤは直接あるいは抵抗を介して裏面電
極に接地されているので、帯電によるゲートの静電破壊
を防止することができる。

なお、上記実施例では半導体集積回路の例として高周波
スイッチ半導体集積回路を示したが、スイッチの他に増
幅器９発振器、移相器、減衰器などでもよく、上記実施
例と同様なゲートバイアス回路を有するマイクロ波半導
体集積回路であれば同様な効果が得られることは言うま
でもない。

また上記各実施例では、基板上の絶縁膜上に高融点金属
シリサイドからなる第３の抵抗器を形成したが、第２．
第３の実施例のように半絶縁性半導体基板を用いている
場合は、上記第３の抵抗器を基板表面部にイオン注入に
より形成してもよい。

〔発明の効果〕

以上のように、電界効果トランジスタのベースバイアス
回路を高抵抗の補助電流通路を介して裏面電極に接続し
たので、ゲートバイアス回路を構成するゲートバイアス
ボンディングパッドやキャパシタに帯電した静電気は上
記補助電流通路を介して流れることとなり、電界効果ト
ランジスタのゲートにはほとんど流れず、このため半導
体製造過程でのゲートの静電破壊を防止することができ
る。

また上記補助電流通路を、半絶縁性半導体基板にオーミ
ック接触する電極配線とすることにより、半絶縁性半導
体基板の基板抵抗が上記補助電流通路と同様な働きをす
ることとなり、ビアホールや裏面電極との接続のための
配線が不要となり、構成の簡略化を図ることができる。

【図面の簡単な説明】

第１図は、この発明の第１の実施例による半導体集積回
路を示す平面図、第２図はその断面構造を模式的に示す
図、第３図はその等価回路を示す図、第４図は本発明の
第２の実施例による半導体集積回路を示す平面図、第５
図はその断面構造を模式的に示す図、第６図はその等価
回路を示す図、第７図はこの発明の第３の実施例による
半導体集積回路を示す平面図、第８図はその断面構造を
模式的に示す図、第９図はその等価回路を示す図、第１
０図は従来の誘電体基板を用いた半導体集積回路の一例
である高周波スイッチ半導体集積回路を示す平面図、第
１１図はその断面構造を模式的に示す図、第１２図はそ
の等価回路を示す図、第１３図は従来の半絶縁性半導体
基板を用いた半導体集積回路の一例である高周波スイッ
チ半導体集積回路を示す平面図、第１４図はその断面構
造を模式的に示す図、第１５図はその等価回路を示す図
である。 図において、１は誘電体基板、２は半導体層、３は動作
層、４は裏面電極、５は絶縁膜、６は基板抵抗、７はＲ
Ｆ入力端子、８はＲＦ出力端子、９はゲートバイアス電
源、１４は半絶縁性半導体基板、Ｑｌは電界効果トラン
ジスタ、Ｄはドレイン、Ｓはソース、Ｇはゲート、Ｔ１
は第１の伝送線路、Ｒ１は第１の抵抗器、Ｃ１はキャパ
シタ、Ｐｌはゲートバイアスボンディングパッド、Ｒ２
はグランドボンディングバンド、Ｔ２は第２の伝送線路
、Ｒ２は第２の抵抗器、Ｒ３は第３の抵抗器、０１はオ
ーミック電極、■はビアホール、Ｍｌ、Ｍ２は伝送線路
である。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）誘電体基板上に構成された電界効果トランジスタ
   と、前記誘電体基板裏面に形成された裏面電極と、前記
   電界効果トランジスタのゲートにバイアスを印加するた
   めのゲートバイアスボンディングパッドと、該パッドと
   前記ゲートとの間に形成され、前記ゲートとのインピー
   ダンスの整合が取られた電流通路と、前記電界効果トラ
   ンジスタのソースまたはドレインと裏面電極とを接続す
   るためのビアホールとを有する半導体集積回路において
   、 前記電流遍路と裏面電極とを電気的に接続する補助電流
   通路を設け、 該補助電流通路をゲートのインピーダンスが変化しない
   程度の高抵抗材料から構成したことを特徴とする半導体
   集積回路。
2. （２）請求項１記載の半導体集積回路において、上記誘
   電体基板として半絶縁性半導体基板を用い、 前記補助電流経路を、 半絶縁性半導体基板上に形成され、これとオーミック接
   触する電極配線としたことを特徴とする半導体集積回路
   。