JPH04105077A - Ｌｓｉ回路方式 - Google Patents
Ｌｓｉ回路方式Info
- Publication number
- JPH04105077A JPH04105077A JP2222507A JP22250790A JPH04105077A JP H04105077 A JPH04105077 A JP H04105077A JP 2222507 A JP2222507 A JP 2222507A JP 22250790 A JP22250790 A JP 22250790A JP H04105077 A JPH04105077 A JP H04105077A
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- JP
- Japan
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- output
- lsi
- test
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- Pending
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、カスタムＬＳＩを搭載したロジック基板の
不良解析、不具合診断に用いて好適なＬＳＩ回路方式に
関するものである。
不良解析、不具合診断に用いて好適なＬＳＩ回路方式に
関するものである。
第３図は、従来のカスタムＬＳＩを搭載したロジック基
板の一部を示す構成図であり、図において、（１）、
（２）は個々の機能を保持したカスタムＬＳＩである。
板の一部を示す構成図であり、図において、（１）、
（２）は個々の機能を保持したカスタムＬＳＩである。
（１ａ）はＬＳＩ（１）からの出力信号、（２ａ）はＬ
Ｓ Ｉ （２）からの出力信号、（３）は（１ａ）と
く２ａ）の２つの出力信号を基に、ある機能を生成して
いるカスタムＬＳＩである。このように構成されている
ロジック基板において仮に出力信号（１ａ）と（２ａ）
がブリ・・Ｉジする不具合が生じたとき、従来は、例え
ば、ロジック基板の各信号にブリッジや未接続箇所が無
いか検出するため各信号に軒構造のテストビンを立て各
信号線に微弱電流を流しコンピュータで解析していた。
Ｓ Ｉ （２）からの出力信号、（３）は（１ａ）と
く２ａ）の２つの出力信号を基に、ある機能を生成して
いるカスタムＬＳＩである。このように構成されている
ロジック基板において仮に出力信号（１ａ）と（２ａ）
がブリ・・Ｉジする不具合が生じたとき、従来は、例え
ば、ロジック基板の各信号にブリッジや未接続箇所が無
いか検出するため各信号に軒構造のテストビンを立て各
信号線に微弱電流を流しコンピュータで解析していた。
従来のＬＳＩ回路方式は以上のように構成されていたの
で、ロジック基板毎に専用のアダプタが必要となり、設
備としても大型となりフィールドての不良解析には不向
きとなると云う問題点があった。
で、ロジック基板毎に専用のアダプタが必要となり、設
備としても大型となりフィールドての不良解析には不向
きとなると云う問題点があった。
また、フィールド不良診断用としても使用可能な、診断
用のプログラムでロジック基板の機能診断をする方法が
あるが、この方法では個々の機能を動作させることが主
旨となるため、良否判定は可能でも故障箇所の検出が困
難であると云う問題点があった。
用のプログラムでロジック基板の機能診断をする方法が
あるが、この方法では個々の機能を動作させることが主
旨となるため、良否判定は可能でも故障箇所の検出が困
難であると云う問題点があった。
また、カスタムＬＳＩを主構成品としたモデュールにお
いてＬＳＩの内部の記憶素子を全てシフトパス構成とし
、各ＬＳＩをシフトパス用のスキャンラインで接続した
モデュールの診断方法もあるが、回路構成での制限とし
て多層クロックでの動作が可能な記憶素子構成が必要で
あったり、カスタムＬＳＩ内部記憶素子全てを対象とし
ていたためテストデータが膨大となったりして、基板で
の不良解析には必ずしも適してはいないと云う問題点が
あった。
いてＬＳＩの内部の記憶素子を全てシフトパス構成とし
、各ＬＳＩをシフトパス用のスキャンラインで接続した
モデュールの診断方法もあるが、回路構成での制限とし
て多層クロックでの動作が可能な記憶素子構成が必要で
あったり、カスタムＬＳＩ内部記憶素子全てを対象とし
ていたためテストデータが膨大となったりして、基板で
の不良解析には必ずしも適してはいないと云う問題点が
あった。
この発明は、上記のような問題点を解決するためになさ
れたもので、簡易なプログラムで容易にロジック基板の
不良箇所を検出可能なＬＳＩ回路方式を得ることを目的
としている。
れたもので、簡易なプログラムで容易にロジック基板の
不良箇所を検出可能なＬＳＩ回路方式を得ることを目的
としている。
この発明に係るＬＳＩ回路方式は、カスタムＬＳＩを搭
載したロジック基板において、上記ロジック基板の不良
解析のために入出力バッファのうち入力バッファに対し
てはシリアルデータ出力用スキャンパスを、出力バッフ
ァに対してはシリアルデータ入力用スキャンパスを具備
したものである。
載したロジック基板において、上記ロジック基板の不良
解析のために入出力バッファのうち入力バッファに対し
てはシリアルデータ出力用スキャンパスを、出力バッフ
ァに対してはシリアルデータ入力用スキャンパスを具備
したものである。
この発明においては、ＬＳＩ入出カスキャンパスにより
、ＬＳＩと接続されている信号線のブリッジや未接続箇
所を、簡易なプログラムで容易に検出できるようにする
。
、ＬＳＩと接続されている信号線のブリッジや未接続箇
所を、簡易なプログラムで容易に検出できるようにする
。
以下、この発明の一実施例を区について説明する。第１
図は、本発明のＬＳＩの出力バッファの１ビンを示す回
路図で、（４）はセレクタ、（５）はセレクタ（４）の
出力端子Ｙに接続された出力バッファ、（６）は出力端
子及びセレクタ（４）の入力端子Ｂに接続されたフリッ
プフロップ回路、（１１）はセレクタ〈４）のセレクト
端子Ｓに接続されたテストモードを選択するためのテス
ト出力切り替え信号線、（１２）はフリップフロップ回
路（６）の入力端子りに接続され、前段の本回路と同一
の出力回路のフリップ出力から接続するための、テスト
出力データ用シフトデータ入力線、（１３）はフリップ
フロップ回１ （６）の出力端子Ｑ及びセレクタ（４）
の入力端子Ｂに接続され、テストデータを後段に伝達す
るためのテスト出力データ用シフトデータ出力線、（１
４）はフリップフロ７１回路（６）めトリガ端子Ｔに接
続されたテスト出力データ用ラウチタイミング線、（１
５）は出力バッファ（５）の出力側に接続されたＬＳＩ
の出力ビンである。
図は、本発明のＬＳＩの出力バッファの１ビンを示す回
路図で、（４）はセレクタ、（５）はセレクタ（４）の
出力端子Ｙに接続された出力バッファ、（６）は出力端
子及びセレクタ（４）の入力端子Ｂに接続されたフリッ
プフロップ回路、（１１）はセレクタ〈４）のセレクト
端子Ｓに接続されたテストモードを選択するためのテス
ト出力切り替え信号線、（１２）はフリップフロップ回
路（６）の入力端子りに接続され、前段の本回路と同一
の出力回路のフリップ出力から接続するための、テスト
出力データ用シフトデータ入力線、（１３）はフリップ
フロップ回１ （６）の出力端子Ｑ及びセレクタ（４）
の入力端子Ｂに接続され、テストデータを後段に伝達す
るためのテスト出力データ用シフトデータ出力線、（１
４）はフリップフロ７１回路（６）めトリガ端子Ｔに接
続されたテスト出力データ用ラウチタイミング線、（１
５）は出力バッファ（５）の出力側に接続されたＬＳＩ
の出力ビンである。
また、第２図は、本発明のＬＳＩの入力バッファの１ビ
ンをしめす回路図で、（７）はセレクタ、（８）は出力
側がセレクタ（７）の入力端子Ａに接続された入力バッ
ファ、（９）は入力端子りがセレクタ（７）の出力端子
Ｙに接続されたフリップフロップ回路、（１６）は入力
バッファ（８）の入力側に接続されたＬＳＩの入力ビン
、（１７）はセレクタ（７）のセレクト端子Ｓに接続さ
れたテストモードを選択するためのテスト入力切り替え
信号線、（１８）はセレクタ（７）の入力端子Ｂに接続
され、本回路と同一の前段フリップ出力から接続するた
めの、テスト入力データ用シフトデータ入力線、（１９
）は７９７１７０７１回路（９）の出力端子Ｑに接続さ
れテストデータを後段に伝達するためのテスト入力デー
タ用シフトデータ出力線、（２０）はフリップフロップ
回路（９）のトリガ端子Ｔに接続されたテスト入力デー
タ用ラッチタイミング線である。
ンをしめす回路図で、（７）はセレクタ、（８）は出力
側がセレクタ（７）の入力端子Ａに接続された入力バッ
ファ、（９）は入力端子りがセレクタ（７）の出力端子
Ｙに接続されたフリップフロップ回路、（１６）は入力
バッファ（８）の入力側に接続されたＬＳＩの入力ビン
、（１７）はセレクタ（７）のセレクト端子Ｓに接続さ
れたテストモードを選択するためのテスト入力切り替え
信号線、（１８）はセレクタ（７）の入力端子Ｂに接続
され、本回路と同一の前段フリップ出力から接続するた
めの、テスト入力データ用シフトデータ入力線、（１９
）は７９７１７０７１回路（９）の出力端子Ｑに接続さ
れテストデータを後段に伝達するためのテスト入力デー
タ用シフトデータ出力線、（２０）はフリップフロップ
回路（９）のトリガ端子Ｔに接続されたテスト入力デー
タ用ラッチタイミング線である。
以下、動作について説明する。テストモードの時、テス
ト入力めテスト用シリアルデータを、ホストコンピュー
タ（図示せず）からＬＳＩの最初のテスト出力データ用
シフトデータ入力線（１２）に与え、テスト出力データ
用ラッチタイミング線（１４）にストローブ信号を与え
る。更に、次のテストデータを同様に与えると、シフト
データは、このテストデータ入力のシフトレジスタすな
わちセレクタ（４）とフリップフロップ回路（６）で構
成されたスキャンパスに順次生成されて行く。そして、
テスト出力切り替え信号線（１１）をテスト側にするこ
とにより各ＬＳＩ出力ビン（１５）はテスト信号出力状
態となる。
ト入力めテスト用シリアルデータを、ホストコンピュー
タ（図示せず）からＬＳＩの最初のテスト出力データ用
シフトデータ入力線（１２）に与え、テスト出力データ
用ラッチタイミング線（１４）にストローブ信号を与え
る。更に、次のテストデータを同様に与えると、シフト
データは、このテストデータ入力のシフトレジスタすな
わちセレクタ（４）とフリップフロップ回路（６）で構
成されたスキャンパスに順次生成されて行く。そして、
テスト出力切り替え信号線（１１）をテスト側にするこ
とにより各ＬＳＩ出力ビン（１５）はテスト信号出力状
態となる。
本テストデータのスキャンパスは、ロジック基板の全て
のＬＳＩ出力ビンから構成することによりこのロジック
基板の全ての出力信号がシステム動作と無関係に、任意
のデータで構成することが可能となる。また、テスト入
力切り替え信号線（１７）を非テスト側にして、テスト
入力デークラッチタイミング線（２０）にストローブを
与えることにより、供給されている出力信号が同時に各
入力フリップフロ７１回路（９）ヘラッチされる。
のＬＳＩ出力ビンから構成することによりこのロジック
基板の全ての出力信号がシステム動作と無関係に、任意
のデータで構成することが可能となる。また、テスト入
力切り替え信号線（１７）を非テスト側にして、テスト
入力デークラッチタイミング線（２０）にストローブを
与えることにより、供給されている出力信号が同時に各
入力フリップフロ７１回路（９）ヘラッチされる。
この際、ＬＳＩ開の接続途中に、フリップフロップ回路
等の記憶素子が有っても、この記憶素子にテストの際、
同様にテスト入力データラッチタイミングを供給するこ
とによりテストデータを次段のＬＳＩへ伝達出来ること
が可能となり、診断不可能な線とはならない。次に、テ
スト入力切り替え信号線（１７）をテスト側にすること
により、入力信号のセレクタ（７）及びフリップフロッ
プ回路（９）から成るスキャンパスが構成され、ロジッ
ク基板の入力フリップフロ７１回路の数だけのテストデ
ータラッチタイミングを与えると、全てのロジック基板
の信号状態を読み出すことが可能となる。
等の記憶素子が有っても、この記憶素子にテストの際、
同様にテスト入力データラッチタイミングを供給するこ
とによりテストデータを次段のＬＳＩへ伝達出来ること
が可能となり、診断不可能な線とはならない。次に、テ
スト入力切り替え信号線（１７）をテスト側にすること
により、入力信号のセレクタ（７）及びフリップフロッ
プ回路（９）から成るスキャンパスが構成され、ロジッ
ク基板の入力フリップフロ７１回路の数だけのテストデ
ータラッチタイミングを与えると、全てのロジック基板
の信号状態を読み出すことが可能となる。
「発明の効果〕
以上のように、この発明によれば、カスタムＬＳＴを搭
載したロジック基板において、上記ロジック基板の不良
解析のために入出力バッファのうち大力バッファに対し
てはシリアルデータ出力用スキャンパスを、出力バッフ
ァに対してはシリアルデータ入力用スキャンパスを具備
したので、検出回路の為の記憶素子が入出カバソファ数
たけて構成可能となるし、検出可能素子での遅延による
影響も入出力のみであるため、システム設計への影響を
最小で、ＬＳＩを使用したロジック基板の不良解析を可
能としたものが得られる効果がある。
載したロジック基板において、上記ロジック基板の不良
解析のために入出力バッファのうち大力バッファに対し
てはシリアルデータ出力用スキャンパスを、出力バッフ
ァに対してはシリアルデータ入力用スキャンパスを具備
したので、検出回路の為の記憶素子が入出カバソファ数
たけて構成可能となるし、検出可能素子での遅延による
影響も入出力のみであるため、システム設計への影響を
最小で、ＬＳＩを使用したロジック基板の不良解析を可
能としたものが得られる効果がある。
また、本方式によれば専用のアダプタが不要となるので
、基板の回路変更に伴う専用アダプタの作り直しが不要
となり、診断用プログラムの修正で対応可能となり、安
価な不良解析ツールを提供できるという効果がある。更
に、不良箇所を検出可能となるため、従来設備のある工
場等でしか不良箇所解析や修理が出来なかったが、この
診断プロダラムさえあれば、設備の無いところでも不良
解析、修理が可能となるという効果がある。
、基板の回路変更に伴う専用アダプタの作り直しが不要
となり、診断用プログラムの修正で対応可能となり、安
価な不良解析ツールを提供できるという効果がある。更
に、不良箇所を検出可能となるため、従来設備のある工
場等でしか不良箇所解析や修理が出来なかったが、この
診断プロダラムさえあれば、設備の無いところでも不良
解析、修理が可能となるという効果がある。
第１図及び第２図はこの発明の一実施例を示す構成図、
第３図は従来例を示す構成図である。 図において、（４）、 （７）はセレクタ、（５）は出
力バッファ、（６）、 （９）はフリップフロップ回路
、（８）は入力バッファである。 なお、図中、同一符号は同一、または相当部分を示す。
第３図は従来例を示す構成図である。 図において、（４）、 （７）はセレクタ、（５）は出
力バッファ、（６）、 （９）はフリップフロップ回路
、（８）は入力バッファである。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- カスタムＬＳＩを搭載したロジック基板において、上
記ロジック基板の不良解析のために入出力バッファのう
ち入力バッファに対してはシリアルデータ出力用スキャ
ンパスを、出力バッファに対してはシリアルデータ入力
用スキャンパスを具備したことを特徴とするＬＳＩ回路
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222507A JPH04105077A (ja) | 1990-08-27 | 1990-08-27 | Ｌｓｉ回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222507A JPH04105077A (ja) | 1990-08-27 | 1990-08-27 | Ｌｓｉ回路方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04105077A true JPH04105077A (ja) | 1992-04-07 |
Family
ID=16783514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2222507A Pending JPH04105077A (ja) | 1990-08-27 | 1990-08-27 | Ｌｓｉ回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04105077A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6321355B1 (en) | 1997-12-05 | 2001-11-20 | Hitachi, Ltd. | Semiconductor integrated circuit and method of testing the same |
-
1990
- 1990-08-27 JP JP2222507A patent/JPH04105077A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6321355B1 (en) | 1997-12-05 | 2001-11-20 | Hitachi, Ltd. | Semiconductor integrated circuit and method of testing the same |
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