JPH04105731U - 積分形ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 【目的】 カウンタのカウント出力信号を積分し、この
積分信号を電圧制御してコンパレータの基準信号とする
ことにより、高速変換可能な積分形Ａ／Ｄコンバータを
得る。 【構成】 カウンタのカウント出力信号を積分し、この
積分信号を電圧制御した基準信号とアナログ入力信号を
コンパレータで比較し、一致を検出した時点でその時の
カウント値を読み出すことによりＡ／Ｄ変換を行う。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は積分形Ａ／Ｄコンバータに関するものである。

【０００２】

【従来の技術】

図５は従来一般に使用されている積分形Ａ／Ｄコンバータを示すもので、同図 において１はスイッチ部、２は積分器、３はコンパレータ、４はカウンタ、５は 制御部、６はレジスタである。

【０００３】 スイッチ部１は入力スイッチ１ａ，基準信号入力スイッチ１ｂおよびリセット スイッチ１ｃからなり、これらのスイッチ入力信号は積分器２に入力される。積 分器２はスイッチ入力信号を積分して積分信号をコンパレータ３に入力する。カ ウンタ４はコンパレータ３からの信号に応じてカウントし、レジスタ６を動作し て出力信号を発生させる。制御部５はスイッチ部１とカウンタ４を制御する。

【０００４】

【考案が解決しようとする課題】

図５に示す積分形Ａ／Ｄコンバータによれば、積分器２において入力での充電 時間と基準電圧信号Ｖ_REFでの放電時間の比でディジタル値を得るものであり、 図６に示すように変換式は（Ｔ２／Ｔ１）×Ｖ_REF＝入力となる。このため、充 放電の時間が変換時間となり、高速化には不適当であった。

【０００５】 本考案は上述の問題点に鑑みてなされたもので、その目的は高速変換が可能な 積分形Ａ／Ｄコンバータを提供することである。

【０００６】

【課題を解決するための手段】

本考案は、上記目的を達成するために、アナログ入力信号と基準信号発生回路 の基準信号を比較するコンパレータと、必要ビット数のカウンタと、このカウン タのカウント出力信号を前記コンパレータの出力信号に基づいてラッチするラッ チ回路からなり、前記基準信号発生回路を、前記カウンタのカウント出力信号を 積分する積分回路と、この積分回路の積分信号を基に電圧制御する電圧制御回路 によって構成する。

【０００７】

【作用】

コンパレータの基準電圧信号を三角波あるいはノコギリ波等で駆動し、さらに 必要とするビット数で構成されたカウンタのカウント出力信号と前記三角波もし くはノコギリ波を対応させ、前記コンパレータによりアナログ入力信号と基準信 号を比較し、一致検出した時点でその時のカウント値を読み出すことにより、ア ナログ量のディジタル変換を行う。

【０００８】

【実施例】

以下に本考案の実施例について図１から図４を参照しながら説明する。

【０００９】 図１は本考案の実施例による積分形Ａ／Ｄコンバータを示すもので、図１にお いて１１はアナログ信号を入力とするコンパレータ、１２はコンパレータ１１の 基準電圧信号Ｖ_REFを増幅する増幅器、１３は制御部、１４ａはクロック信号を 入力とする（ｎ＋１）ビットカウンタ、１４ｂはｎビットカウンタ、１５は積分 回路、１６は電圧制御増幅器、１７はラッチ回路である。

【００１０】 図１のコンバータにおいて、コンパレータ１１はアナログ信号を基準信号と比 較して出力信号を制御部１３に入力する。制御部１３はカウンタ１４ｂとラッチ 回路１７を制御する。カウンタ１４ａはクロック信号を入力として動作する。カ ウンタ１４ｂはクロック信号とカウンタ１４ａのカウント信号Ｑ_n+1を入力とし てカウント動作し、そのカウント出力信号をラッチ回路１７に入力する。

【００１１】 積分回路１５はカウンタ１４ａのカウンタ出力信号Ｑ_n+1を積分しその出力信 号を電圧制御増幅器１６に入力する。基準電圧信号Ｖ_REFは増幅器１２によって 増幅された後に電圧制御増幅器１６に入力される。この電圧制御増幅器１６は積 分回路１５の積分信号を基に基準電圧信号Ｖ_REFを制御してコンパレータ１１に 導く。

【００１２】 図２は各部の特性を示すもので、図２の（Ａ）はカウンタ１４ａのＰ１点にお けるカウンタ出力波形、（Ｂ）はカウンタ１４ｂの動作状態、（Ｃ）はＰ２点に おける電圧制御増幅器１６の出力波形でＶ_REFがコンパレータ１１に入力される 。また図２の（Ｄ）はＰ３点におけるコンパレータ１１の出力波形、（Ｅ）はラ ッチ回路１７の出力、（Ｆ）は変換信号の波形である。

【００１３】 図１と図２から明らかなように、いまｎビットカウンタ１４ｂが必要な場合、 （ｎ＋１）ビットカウンタ１４ａよりＱ_n+1の出力を取り出す。また、（ｎ＋１ ）ビットカウンタ１４ａのカウント出力Ｑ_n+1の変化点がそのまま変換信号にな る。さらにカウント出力Ｑ_n+1によりｎビットカウンタ１４ａのアップダウンを 制御すると共に、Ｐ２点の様な三角波を得る。電圧制御増幅器１６により回動利 得調整（ＡＧＣ）を行いコンパレータ１１の基準信号として同期をとっている。 これは基準電圧信号Ｖ_REFがフルスケールを決定するからである。

【００１４】 Ｐ２点の三角波とｎビットカウンタ１４ｂのカウント出力は同期している。こ のため、コンパレータ１１はＰ２点とアナログ入力信号とを比較し、ｎビットカ ウンタ１４ｂのカウント出力をラッチすることでその時点のアナログ値に対応し たディジタル値がラッチ回路１７から得られる。

【００１５】 図３は本考案の他の実施例による積分形Ａ／Ｄコンバータを示すもので、本実 施例においては、定電流源１８，コンデンサ１９およびスイッチ２０により三角 波を作り出し、この三角波を入力とする電圧制御増幅器１６の出力信号とアナロ グ入力信号をコンパレータ１１で比較し、このコンパレータ１１の出力がハイに なった時点でｎビットカウンタ１４ｂのカウント出力値をラッチ回路１７により ラッチし、これによりアナログ量に比例したディジタル値が得られる。ここで、 Ｐ６点の前段の電圧制御増幅器１６はＶ_REFと三角波のピーク値を一致させるた めのもので、Ｖ_REFがフルスケールを規定する。

【００１６】 図４は図３のコンバータの動作特性を示すもので、図４の（Ａ）はｎビットカ ウンタ１４ｂの動作特性、（Ｂ）はＰ５点の出力波形、（Ｃ）は変換信号波形、 （Ｄ）はラッチ信号波形である。

【００１７】 従来の二重積分形コンバータではＡ／Ｄ変換のために積分回路の充放電が必要 であったが、上記各実施例の積分形Ａ／Ｄコンバータにおいては充電時間のみで 変換を終了させてしまうので、変換時間を半分にすることが出来る。

【００１８】

【考案の効果】

本考案は、上述の如くであって、カウンタのカウント出力信号を積分回路によ り積分し、この積分信号を電圧制御してコンパレータの基準信号を得、この基準 信号とアナログ入力信号とを比較し、一致を検出した時点でその時のカウンタ値 を読み出すことでアナログ量をディジタル変換するものであるから、高速変換が 可能な積分形Ａ／Ｄコンバータが得られる。

【図面の簡単な説明】

【図１】本考案の実施例による積分形Ａ／Ｄコンバータ
のブロック図。

【図２】図１のコンバータの動作波形図。

【図３】本考案の他の実施例による積分形Ａ／Ｄコンバ
ータのブロック図。

【図４】図３のコンバータの動作波形図。

【図５】従来の積分形Ａ／Ｄコンバータのブロック図。

【図６】図５のコンバータの動作波形図。

【符号の説明】

１１…コンパレータ １２…増幅器 １３…制御部 １４ａ，１４ｂ…カウンタ １５…積分回路 １６…電圧制御増幅器 １７…ラッチ回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 アナログ入力信号と基準信号発生回路の
   基準信号を比較するコンパレータと、必要ビット数のカ
   ウンタと、このカウンタのカウント出力信号を前記コン
   パレータの出力信号に基づいてラッチするラッチ回路か
   らなり、前記基準信号発生回路を、前記カウンタのカウ
   ント出力信号を積分する積分回路と、この積分回路の積
   分信号を基に電圧制御する電圧制御回路によって構成し
   たことを特徴とする積分形Ａ／Ｄコンバータ。