JPH0410619A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0410619A
JPH0410619A JP2113966A JP11396690A JPH0410619A JP H0410619 A JPH0410619 A JP H0410619A JP 2113966 A JP2113966 A JP 2113966A JP 11396690 A JP11396690 A JP 11396690A JP H0410619 A JPH0410619 A JP H0410619A
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JP
Japan
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gate
semiconductor substrate
insulating film
drain
mask
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JP2113966A
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English (en)
Inventor
Katsuhiro Shimazu
島津　勝広
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JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
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Publication date
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Publication of JPH0410619A publication Critical patent/JPH0410619A/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/22—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping using masks

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はＭＯＳ　トランジスタの製造方法に係り、特
にゲートをマスクとしたソース、ドレイン用不純物のイ
オン注入工程に関するものである。
（従来の技術） 従来は一般にＭＯＳ　トランジスタのソース、ドレイン
の不純物注入は、ＭＯＳ　トランジスタのゲート形成後
、そのゲートをマスクとしてイオン注入法により行われ
ていた。
（発明が解決しようとする課題） 半導体の高集積化回路（ＬＳＩ）の高集積化のためＭＯ
Ｓ　トランジスタを微細化する際、そのゲート絶縁膜は
薄膜化する必要がある。従来技術によりゲートをマスク
としてイオン注入法により、ソース、ドレインの不純物
注入を行うと、注入イオンの電荷の蓄積によりゲートが
帯電するため、薄いゲート絶縁膜が絶縁破壊を起こすと
いう問題点があった。結果としてＬＳＩの製造不良や著
しい歩留り低下が生じていた。
本発明の目的は、前述の問題点を解決するため、ゲート
をマスクとしたイオン注入工程においてゲートの帯電を
なくし、ゲート絶縁膜の絶縁破壊を防止できるような、
ＭＯＳ　トランジスタの製造方法を提供することにある
。
（課題を解決するための手段） この目的を達成するため、本発明半導体装置の製造方法
は、半導体基板上にＭＯＳ　ｈランジスタを製造する製
造方法において、当該製造方法が半導体基板上にゲート
絶縁膜を形成する工程と、このゲート絶縁膜の一部を除
去して半導体基板の露出領域を形成する工程と、全面に
ゲート材料を形成する工程と、前記半導体基板の露出領
域においてゲートと半導体基板とを接続するため、ゲー
ト絶縁膜上と半導体基板露出領域上とにゲート材料を残
してゲート材料を選択エツチングすることによりゲート
を形成する工程と、このゲートをマスクとしてイオン注
入法によりソース、ドレインの不純物注入を行う工程と
、その後前記半導体基板の露出領域上のゲートを除去す
る工程とを具えたことを特徴としている。
（作　用） 第２図に本発明製造方法の作用を説明するための半導体
装置の断面図を示す。本発明方法によれば、前記半導体
基板の露出領域１において、ゲート３と半導体基板５が
接続する。このためソース、ドレインの不純物をイオン
注入法により注入する際、半導体基板の露出領域ｌにお
けるゲートと半導体基板との接続部７を介してゲート３
から半導体基板５へと、注入イオンによる電荷が放出さ
れる。このため注入イオンによるゲートの帯電は起こら
ず、ゲートと半導体基板は同電位に保たれ、両者の間に
設置されているゲート絶縁膜９は絶縁破壊しない。なお
、半導体基板へと放出された電荷は、イオン注入装置の
半導体基板支持具を通じてイオン注入装置外へ放出され
る。
一方ＭＯＳトランジスタの構成上、ゲート３と半導体基
板５とは最終的には電気的に分離されていなくてはなら
ない。このため本発明方法においては、ソース、ドレイ
ンの不純物をイオン注入した一 後、ゲートのうち半導体基板の露出領域１上のゲ）１１
を除去し、ゲート３と半導体基板５を分離する。
（実施例） 以下添付図面を参照し限定されない実施例により本発明
方法を詳細に説明する。
第１図に本発明方法によりＮチャネルＭＯＳトランジス
タを製造する実施例を示す各工程半導体素子断面図を（
ａ）から（ｇ）に順次に示す。
第１図（ａ）図示の工程では、Ｐ型シリコンから成る半
導体基板５に素子領域１３と素子分離酸化膜１７を形成
した後、酸素による熱酸化法により膜厚的５　（ｎｍ）
の酸化シリコン膜から成るゲート絶縁膜９を形成する。
第１図（ｂ）図示の工程では、フォトリソグラフィーに
よりレジストパターンを形成しく図示せず）、これをマ
スクとして弗素によりゲート絶縁膜の一部を除去するこ
とにより、半導体基板の露出領域１を形成する。この後
、フォトレジストパターンを除去する。
第１図（Ｃ）図示の工程では、例えばジクロルシランを
反応ガスとした減圧ＣＶＤ法により膜厚的４００（ｎｍ
）の多結晶シリコン膜から成るゲート材料１９を半導体
基板全面に形成する。
第１図（ｄ）図示の工程では、レジストパターンを形成
しく図示せず）、これをマスクとして例えば六弗化硫黄
と酸素を反応ガスとした異方性イオンエツチング法によ
りゲート材料１９をエツチング゛し、多結晶シリコンか
ら成るゲート３を形成する。このときゲート３はゲート
絶縁膜９上ではＭＯＳ　トランジスタのゲートを形成し
、半導体基板の露出領域ｌ上では半導体基板５と接続し
接続部・７を形成する。
第１図（ｅ）図示の工程では、ゲート３をマスクとして
、例えばソース、ドレインの不純物である砒素をエネル
ギー５０　ＫｅＶ、ドーズ量５Ｘ１０”ａｔｏｍｓ／ｃ
ｍ２、ビーム電流４ｍＡでイオン注入法により半導体基
板５に注入し、ソース２１とドレイン２３を形成する。
第１図げ）は第１図（ｅ）のＡ−Ａで紙面に平行な方向
から観た断面図である。この工程でゲートと半導体基板
との接続部７を介してゲート３から半導体基板５へと注
入イオンによる電荷が放出されるのて、ゲート３は帯電
せずゲート絶縁膜９は絶縁破壊しない。
第１図（ｇ）図示の工程では、レジストパターンを形成
しく図示せず）、これをマスクとして六弗化硫黄と酸素
を反応ガスとした異方性イオンエツチング法により、半
導体基板の露出領域上のゲート１１をエツチングし除去
する。これによりＭＯＳ　トランジスタの構成要素とし
てゲート３と半導体基板５は分離される。この後、レジ
ストパターンを除去し、ソース、ドルインの不純物活性
化のために例えば窒素雰囲気中で９５０°Ｃにて３０分
間のアニル処理を行いＮチャネルＭＯＳトランジスタを
得る。
（発明の効果） 以上詳細に説明してきたように本発明方法によれば、ゲ
ートと半導体基板の接続部を介して注入イオンの電荷が
放出されるため、ゲートの帯電は起こらず、ゲート絶縁
膜の絶縁破壊を生じることなしに、ゲートをマスクとし
てイオン注入によりソース、ドレインの不純物を注入す
ることができる。
従って集積回路の素子であるＭＯＳ　トランジスタのゲ
ート絶縁膜をぎりぎり薄膜化することができ、集積回路
の高集積化に大きく寄与することができる。
【図面の簡単な説明】
第１図（ａ）〜（ｇ）は本発明製造方法の実施例を説明
するための各工程での半導体素子の断面図を示し、第２
図は本発明製造方法の作用を説明するための半導体素子
の断面図を示す。 １・・・半導体基板の露出領域 ３・・・ゲート　　　　　　５・・・半導体基板９・・
・ゲート絶縁膜 １１・・・半導体基板の露出領域上のゲート１３・・・
素子領域　　　　　１７・・・素子分離酸化膜１９・・
・ゲート材料　　　　２１・・・ソース２３・・・ドレ
イン

Claims (1)

    【特許請求の範囲】
  1. １、半導体基体上にＭＯＳトランジスタを製造する製造
    方法において、当該製造方法が半導体基体上にゲート絶
    縁膜を形成する工程と、前記ゲート絶縁膜の一部を除去
    して半導体基体の露出領域を形成する工程と、全面にゲ
    ート材料を形成する工程と、少なくとも前記ゲート絶縁
    膜上と前記半導体基体の露出領域上とにゲート材料を残
    して、前記全面に形成したゲート材料を選択エッチング
    することにより前記ＭＯＳトランジスタのゲートを形成
    する工程と、前記ゲートをマスクとしてイオン注入法に
    より前記ＭＯＳトランジスタのソースおよびドレイン用
    の不純物を注入する工程と、その後に前記半導体基体の
    露出領域上のゲートを除去する工程とを具えることを特
    徴とする半導体装置の製造方法。
JP2113966A 1990-04-27 1990-04-27 半導体装置の製造方法 Pending JPH0410619A (ja)

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JP2113966A JPH0410619A (ja) 1990-04-27 1990-04-27 半導体装置の製造方法
US07/896,571 US5290717A (en) 1990-04-27 1992-06-10 Method of manufacturing semiconductor devices having a resist patern coincident with gate electrode

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