JPH04254322A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04254322A JPH04254322A JP1556591A JP1556591A JPH04254322A JP H04254322 A JPH04254322 A JP H04254322A JP 1556591 A JP1556591 A JP 1556591A JP 1556591 A JP1556591 A JP 1556591A JP H04254322 A JPH04254322 A JP H04254322A
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- JP
- Japan
- Prior art keywords
- substrate
- conductor
- element region
- insulating film
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。詳しくは、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉ
ｎｓｕｌａｔｏｒ）基板において、素子領域基板にイオ
ン注入を行なうときの方法に関する。
関する。詳しくは、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉ
ｎｓｕｌａｔｏｒ）基板において、素子領域基板にイオ
ン注入を行なうときの方法に関する。
【０００２】ＳＯＩ基板は、Ｓｉの支持基板とＳｉの素
子領域基板とを例えばＳｉＯ２ の絶縁膜を介して重ね
合わせた構造をもち、支持基板の方にもトランジスタ層
の形成が可能であり、多層のトランジスタ層を集積でき
る可能性を有していることなどの理由で、近年、精力的
に研究開発されており、多方面から需要が多くなってい
る。そこで、動作信頼性の高いＳＯＩ基板を製造する必
要がある。
子領域基板とを例えばＳｉＯ２ の絶縁膜を介して重ね
合わせた構造をもち、支持基板の方にもトランジスタ層
の形成が可能であり、多層のトランジスタ層を集積でき
る可能性を有していることなどの理由で、近年、精力的
に研究開発されており、多方面から需要が多くなってい
る。そこで、動作信頼性の高いＳＯＩ基板を製造する必
要がある。
【０００３】
【従来の技術】図２は一般のＳＯＩ基板の構成図を示す
。同図において、Ｓｉの支持基板１とＳｉの素子領域基
板２とはＳｉＯ２ の絶縁膜３を介して重ね合わされて
いる。このようなＳＯＩ基板において、素子領域基板２
にトランジスタ層などを形成するに際し、図３に示す如
く、素子領域基板２にイオン注入を行なう。図３中、５
はウェハステージである。
。同図において、Ｓｉの支持基板１とＳｉの素子領域基
板２とはＳｉＯ２ の絶縁膜３を介して重ね合わされて
いる。このようなＳＯＩ基板において、素子領域基板２
にトランジスタ層などを形成するに際し、図３に示す如
く、素子領域基板２にイオン注入を行なう。図３中、５
はウェハステージである。
【０００４】
【発明が解決しようとする課題】上記のようなイオン注
入によって図３に示すように素子領域基板２に正電荷４
が蓄積され、しまいには正電荷４は逃げ場がなくなって
絶縁膜３を破壊して矢印Ａに示すように支持基板１の方
に流れる。このため、素子領域基板２と支持基板１との
絶縁がとれなくなり、動作信頼性が低下する問題点があ
った。
入によって図３に示すように素子領域基板２に正電荷４
が蓄積され、しまいには正電荷４は逃げ場がなくなって
絶縁膜３を破壊して矢印Ａに示すように支持基板１の方
に流れる。このため、素子領域基板２と支持基板１との
絶縁がとれなくなり、動作信頼性が低下する問題点があ
った。
【０００５】本発明は、イオン注入の際、絶縁膜の破壊
を防止できる半導体装置の製造方法を提供することを目
的とする。
を防止できる半導体装置の製造方法を提供することを目
的とする。
【０００６】
【課題を解決するための手段】上記問題点は、ウェハ周
辺部に、２つの半導体基板を接続する導体を形成する工
程と、該導体を設けられた状態で、少なくとも一方の半
導体基板にイオン注入を行なう工程とを含むことを特徴
とする半導体装置の製造方法によって解決される。
辺部に、２つの半導体基板を接続する導体を形成する工
程と、該導体を設けられた状態で、少なくとも一方の半
導体基板にイオン注入を行なう工程とを含むことを特徴
とする半導体装置の製造方法によって解決される。
【０００７】
【作用】イオン注入によって一方の半導体基板に正電荷
を生じるが、この正電荷は一方の半導体基板から導体、
他方の半導体基板を介してウェハステージに流れる。こ
れにより、一方の半導体基板に正電荷が数多く蓄積され
ることはなく、絶縁膜が破壊されるようなことはない。
を生じるが、この正電荷は一方の半導体基板から導体、
他方の半導体基板を介してウェハステージに流れる。こ
れにより、一方の半導体基板に正電荷が数多く蓄積され
ることはなく、絶縁膜が破壊されるようなことはない。
【０００８】
【実施例】図１は本発明の一実施例の製造工程図を示し
、同図中、図２と同一構成部分には同一番号を付してそ
の説明を省略する。図１（Ａ）に示す構成のＳＯＩ基板
ウェハ１０を用意し、素子領域基板２上にマスク１１を
形成する。次に、例えば８００℃の温度のＣＶＤ法にて
ウェハ１０の周辺部１０ａ，即ち、同図（Ｂ）に示すよ
うに素子領域基板２の側面から支持基板１の上面にかけ
ての部分に多結晶シリコンの導体１２を成長し、マスク
１１を除去する。
、同図中、図２と同一構成部分には同一番号を付してそ
の説明を省略する。図１（Ａ）に示す構成のＳＯＩ基板
ウェハ１０を用意し、素子領域基板２上にマスク１１を
形成する。次に、例えば８００℃の温度のＣＶＤ法にて
ウェハ１０の周辺部１０ａ，即ち、同図（Ｂ）に示すよ
うに素子領域基板２の側面から支持基板１の上面にかけ
ての部分に多結晶シリコンの導体１２を成長し、マスク
１１を除去する。
【０００９】次に、同図（Ｃ）に示す如く、素子領域基
板２にトランジスタ層を形成するべくイオン注入を行な
う。このとき、イオン注入によって素子領域基板２に正
電荷４を生じるが、本発明では素子領域基板２と支持基
板１との間に導体１２が形成されているため、正電荷４
は矢印Ｂに示すように素子領域基板２から導体１２，支
持基板１を介してウェハステージ５に流れる。これによ
り、イオン注入が続けられても素子領域基板２に正電荷
４が数多く蓄積されることはなく、図３に示す従来例の
ように絶縁膜３が破壊されるというようなことはない。
板２にトランジスタ層を形成するべくイオン注入を行な
う。このとき、イオン注入によって素子領域基板２に正
電荷４を生じるが、本発明では素子領域基板２と支持基
板１との間に導体１２が形成されているため、正電荷４
は矢印Ｂに示すように素子領域基板２から導体１２，支
持基板１を介してウェハステージ５に流れる。これによ
り、イオン注入が続けられても素子領域基板２に正電荷
４が数多く蓄積されることはなく、図３に示す従来例の
ように絶縁膜３が破壊されるというようなことはない。
【００１０】このようなイオン注入が終了すると、図１
（Ｄ）に破線で示すようにウェハ周辺部を除去し、即ち
、導体１２が除去された状態で完成品とする。
（Ｄ）に破線で示すようにウェハ周辺部を除去し、即ち
、導体１２が除去された状態で完成品とする。
【００１１】
【発明の効果】本発明によれば、２つの半導体基板を導
体で接続した状態でイオン注入を行なうため、イオン注
入される半導体基板に生じる正電荷は導体を介してウェ
ハステージに流れ、これにより、正電荷が数多く蓄積さ
れることはなく、従来例のように絶縁膜が破壊されるよ
うなことはなく、動作信頼性を向上し得る。
体で接続した状態でイオン注入を行なうため、イオン注
入される半導体基板に生じる正電荷は導体を介してウェ
ハステージに流れ、これにより、正電荷が数多く蓄積さ
れることはなく、従来例のように絶縁膜が破壊されるよ
うなことはなく、動作信頼性を向上し得る。
【図１】本発明の一実施例の製造工程図である。
【図２】従来の一例の構成図である。
【図３】従来例におけるイオン注入の様子を説明する図
である。
である。
１ 支持基板（半導体基板）
２ 素子領域基板（半導体基板）
３ 絶縁膜
４ 正電荷
５ ウェハステージ
１０ ＳＯＩ基板ウェハ（半導体装置）１０ａ ウ
ェハ周辺部 １１ マスク １２ 導体
ェハ周辺部 １１ マスク １２ 導体
Claims (1)
- 【請求項１】 ２つの半導体基板（１，２）を絶縁膜
（３）を介して重ね合わせられた構造の半導体装置（１
０）を製造する方法において、ウェハ周辺部（１０ａ）
に、上記２つの半導体基板（１，２）を接続する導体（
１２）を形成する工程と、該導体（１２）を設けられた
状態で、少なくとも一方の半導体基板（２）にイオン注
入を行なう工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1556591A JPH04254322A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1556591A JPH04254322A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04254322A true JPH04254322A (ja) | 1992-09-09 |
Family
ID=11892272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1556591A Pending JPH04254322A (ja) | 1991-02-06 | 1991-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04254322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434103A (en) * | 1993-06-10 | 1995-07-18 | Micron Technology, Inc. | Method of forming an electrical connection |
| US5650655A (en) * | 1994-04-28 | 1997-07-22 | Micron Technology, Inc. | Integrated circuitry having electrical interconnects |
-
1991
- 1991-02-06 JP JP1556591A patent/JPH04254322A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736437A (en) * | 1993-05-12 | 1998-04-07 | Micron Technology, Inc. | Method of fabricating a bottom and top gated thin film transistor having an electrical sidewall connection |
| US6229212B1 (en) | 1993-05-12 | 2001-05-08 | Micron Technology, Inc. | Integrated circuitry and thin film transistors |
| US6306696B1 (en) | 1993-05-12 | 2001-10-23 | Micron Technology, Inc. | Methods of forming integrated circuitry methods of forming thin film transistors, integrated circuitry and thin film transistors |
| US6479332B2 (en) | 1993-05-12 | 2002-11-12 | Micron Technology, Inc. | Methods of forming integrated circuitry |
| US6689649B2 (en) | 1993-05-12 | 2004-02-10 | Micron Technology, Inc. | Methods of forming transistors |
| US6759285B2 (en) | 1993-05-12 | 2004-07-06 | Micron Technology, Inc. | Methods of forming transistors |
| US5434103A (en) * | 1993-06-10 | 1995-07-18 | Micron Technology, Inc. | Method of forming an electrical connection |
| US5493130A (en) * | 1993-06-10 | 1996-02-20 | Micron Technology, Inc. | Integrated circuitry having an electrically conductive sidewall link positioned over and electrically interconnecting respective outer sidewalls of two conductive layers |
| US5650655A (en) * | 1994-04-28 | 1997-07-22 | Micron Technology, Inc. | Integrated circuitry having electrical interconnects |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991102 |