JPH04106929A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にコンタクト
ホールの製造方法に関するものである。

〔従来の技術〕

半導体装置の高速化、高集積化につれてパターン微細化
が進み、コンタクトホールのサイズがサブミクロンに迫
っている。

コンタクトホールが縮小するにつれて、ゲート電極との
間隔や位１合せマージンが厳しくなっている。

最近ではコンタクトホールとゲート電極との位置合せマ
ージンが不要な、セルファライン（自己整合型）コンタ
クトが用いられることが多い。

従来技術によるセルファラインコンタクトを用いた半導
体装置の製造方法について、第３図（ａ）〜（ｅ）を参
照して説明する。

はじめに第３図（ａ＞に示すように、Ｐ型シリ−コン基
板１の上にＬＯＣＯ３選択酸化法により、厚さ５０００
人の素子分離用のフィールド酸化膜２を形成し、厚さ３
００人のゲート酸化膜３を形成し、ＣＶＤ法により厚さ
３０００人のポリシリコンと厚さ３０００人のＳ　ｉ　
０２膜を順次成長し、選択エツチングすることにより５
ｉ０２　　膜５、ゲート電極４を形成し、砒素をイオン
注入してＮ型拡散層６，６ａを形成する。

つぎに第３図（ｂ）に示すように、ＣＶＤ法により堆積
した厚さ３０００人のＳｉＯ□膜をエッチバックするこ
とにより、ゲート電８ｉ４にサイドウオール（側壁）７
を形成する。

つぎに第３図（ｃ）に示すように、ＣＶＤ法により厚さ
３０００人のＰＳＧ膜８を堆積する。

つぎに第３図（ｄ）に示すように、フォトレジストリを
マスクとして選択エツチングして、セルアライン的にコ
ンタクトホール１０を形成する。

つぎに第３図（ｅ）に示すように、アルミ配線１１を形
成して素子部が完成する。

〔発明か解決しようとする課題〕

従来技術によるセルファラインコンタクト工程は、残す
はずのゲート電極のサイドウオールと除去すべきＢＳＧ
膜とが同じ５ｉ０２なのて、工・・ノチング時間の余裕
が少ないという欠点がある。

そのため層間膜厚ばらつきとエツチング速度のばらつき
とを考慮してオーバーエツチングするとゲート電極がコ
ンタクトホールに露出して、ショート不良になってしま
う。

また層間膜厚を厚くすると、余分にオーバーエツチング
が必要になり、さらに歩留りが低下するという問題があ
った。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、コンタクトホールの
形成工程において、ポリシリコン膜からなるゲート電極
を形成したのち、絶縁膜を堆積してエッチバックするこ
とによりゲート電極に側壁を形成する工程と、全面に窒
化シリコン膜などからなる絶縁膜を堆積してから、ＰＳ
Ｇ膜なとからなる層間絶縁膜を堆積したのち、リソグラ
フィー技術により、層間絶縁膜のみを選択エツチングし
てコンタクトホールを形成する工程と、コンタクトホー
ル内の絶縁膜、ゲート絶縁膜を順次工・・／チングする
工程とから構成されている。

〔実施例〕

本発明の第１の実施例について、第１図（ａ）〜（ｆ）
を参照して説明する。

はじめに第１図（ａ＞に示すように、Ｐ型シリコン基板
１の上にＬＯＧＯ３選択酸化法により厚さ５０００人の
フィールド２を形成し、厚さ３００人のゲート酸化膜３
を形成し、ＣＶＤ法により厚さ３０００人のポリシリコ
ン膜と厚さ３０００人のゲート酸化膜とを形成し、リソ
グラフィーによりＳ　ｉ　０２膜５とゲート電極４とを
形成する。

つぎに第１図（ｂ）に示すように、ＣＶＤ法により厚さ
３０００人のＳ　ｉ　０２膜を成長し、エッチバックす
ることによりゲート電極４にＳｉＯ２膜からなるサイド
ウオール７を形成する。

つぎに第１図（ｃ）に示すように、ＣＶＤ法により厚さ
１０００人の５ｉ３Ｎ４（窒化シリコン）膜１２を成長
し、層間絶縁膜として厚さ１．０μｍのＰＳＧ膜８を成
長させる。

つぎに第１図（ｄ）に示すように、レジスト９をマスク
としてＰＳＧ膜８を選択エツチングすることにより、コ
ンタクトホール１０を形成する。

このとき５ｉ０２膜やＰＳＧ膜に対してエツチング速度
が大きく、５ｉｓＮ４膜に対してエツチング速度の大き
い条件を選ぶことにより、Ｓｉ３Ｎ４膜１２がエツチン
グでなくならないようにする。

つぎに第１図（ｅ）に示すように、コンタクトホール内
のＳｉ３Ｎ４膜１２およびゲート酸化膜３をエツチング
除去する。

つぎに第１図（ｆ）に示すように、レジスト９を除去し
、アルミ配線１１を形成して素子部が完成する。

つぎに本発明の第２の実施例として、スタック型ＤＲＡ
Ｍのメモリセルに適用した場合について、第２図（ａ）
〜（ｆ）を参照して説明する。

はじめに第２図（ａ）に示すように、Ｐ型シリコン基板
１にフィールド酸化膜２、ゲート酸化膜３、ゲート電［
４、ＳｉＣ２膜うを形成する。

つぎに燐をイオン注入してＮ型拡散層１３，１３ａを形
成し、５ＩＯ２からなるサイドウオール７を形成したの
ち、砒素をイオン注入してＮ型拡散層６，６ａを形成し
てＬＤＤ構造を得る。

つぎに第２図＜ｂ）に示すように、全面に厚さ１０００
人のＳｉ○２膜１４全１４し、Ｎ型拡散層６．１３の上
にコンタクトホール１７を形成し、厚さ２０００人のポ
リシリコンを成長し、選択エツチングしてポリシリコン
１５を得る。

つぎに第２図（ｃ）に示すように、全面にキャパシタ用
の容量絶縁膜として厚さ４００人の８１３　Ｎ４膜を成
長させ、厚さ２０００人のポリシリコンを成長させ、選
択エツチングしてポリシリコン１６を形成し、眉間絶縁
膜として厚さ１，０μｍのＰＳＧ膜８を成長させる。

つぎに第２図（ｄ）に示すように、レジスト９とマスク
としてＰＳＧ膜８をエツチングしてコンタクトホール１
０を形成する。

つぎに第２図（ｅ）、（ｆ）に示すように、コンタクト
ホール１０内のＳ　ｉ　ｓ　Ｎ　４Ｍ　１２と５ｉ０２
膜１４とをエツチングし、レジスト９を除去しアルミ配
線１１を形成して素子部が完成する。

本実施例においては、容量絶縁膜に用いるＳｉ３Ｎ４膜
をコンタクトエツチングのストッパに用いているので、
製造工程を増やすことなく本発明を適用することができ
る。

〔発明の効果〕

コンタクトエツチングの際にＳｉ３Ｎ４膜をストッパと
することにより、セルファラインコンタクトのエツチン
グ時間にゆとりができ、安定した製造工程を実現するこ
とができた。

才たＳｉ３Ｎ４膜を除去した後のＳｉＯ□エツチングの
時間を短かくすることができるので、コンタクトホール
内のゲート電極上のＳ　ｉ　０２膜をコントロールし易
く、コンタクトとゲート電極とのショートも少なくなり
、信頼性が向上し、歩留りの安定したコンタクトを形成
することができるようになった。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の第１の実施例を示す断
面図、第２図（ａ）〜（ｆ）は本発明の第２の実施例を
示す断面図、第３図（ａ）〜（ｅ）は従来技術による半
導体装置の製造方法を示す断面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・５ｉｎ２膜、５・・
・ポリシリコン膜、６，６ａ・・・Ｎ型拡散層、７・・
・サイドウオール、８・・・ＰＳＧ膜、９・・・レジス
ト、１０・・・コンタクトホール、１１・・・アルミ配
線、１２・・・Ｓｉ３Ｎ４膜、１３・・・Ｎ型拡散層、
１４・・・５ｉ０２膜、１５・・・ポリシリコン、１６
・・・ポリシリコン、１７・・・コンタクトホール。

Claims (1)

1. 【特許請求の範囲】 １、一導電型半導体基板の表面にゲート絶縁膜、ポリシ
   リコン膜、第１の絶縁膜を順次形成する工程と、前記第
   １の絶縁膜、前記ポリシリコン膜を順次選択エッチング
   してゲート電極とする工程と、前記半導体基板表面に逆
   導電型層を形成する工程と、第２の絶縁膜を堆積してエ
   ッチバックすることにより前記ゲート電極に側壁を形成
   する工程と、第３の絶縁膜、第４の絶縁膜を堆積して前
   記第４の絶縁膜のみを選択エッチングしてコンタクトホ
   ールを形成する工程と、前記コンタクトホール内の前記
   第３の絶縁膜、前記ゲート絶縁膜を順次エッチングする
   工程とを含むことを特徴とする半導体装置の製造方法。 ２、第１の絶縁膜、第２の絶縁膜、第４の絶縁膜を酸化
   シリコン膜とし、第３の絶縁膜を窒化シリコン膜とする
   請求項１記載の半導体装置の製造方法。