JPH1032245A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1032245A JPH1032245A JP18747196A JP18747196A JPH1032245A JP H1032245 A JPH1032245 A JP H1032245A JP 18747196 A JP18747196 A JP 18747196A JP 18747196 A JP18747196 A JP 18747196A JP H1032245 A JPH1032245 A JP H1032245A
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- silicon nitride
- nitride film
- gate electrode
- oxide film
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Abstract
(57)【要約】
【課題】コンタクトホールを開口する際に、ゲート電極
とショートすることがなく、かつコンタクト不良が生じ
ることがないようにする。 【解決手段】半導体基板１上に、ゲート酸化膜２、多結
晶シリコン膜３及びシリコン窒化膜４の積層構造からな
るゲート電極５、５を形成し、ゲート電極５、５をマス
クに不純物を導入して共通ソース領域６及びドレイン領
域７、７を形成し、続いて、シリコン窒化膜４と半導体
基板１表面上の成膜速度の違いによって、半導体基板１
表面を露出させたままゲート電極５、５の周囲にシリコ
ン窒化膜１１を形成し、ゲート電極５、５の側壁上にサ
イドウォールシリコン窒化膜８ａを形成し、続いて、全
面にシリコン酸化膜を形成し、続いて、このシリコン酸
化膜をエッチングしてコンタクトホールを形成する。
とショートすることがなく、かつコンタクト不良が生じ
ることがないようにする。 【解決手段】半導体基板１上に、ゲート酸化膜２、多結
晶シリコン膜３及びシリコン窒化膜４の積層構造からな
るゲート電極５、５を形成し、ゲート電極５、５をマス
クに不純物を導入して共通ソース領域６及びドレイン領
域７、７を形成し、続いて、シリコン窒化膜４と半導体
基板１表面上の成膜速度の違いによって、半導体基板１
表面を露出させたままゲート電極５、５の周囲にシリコ
ン窒化膜１１を形成し、ゲート電極５、５の側壁上にサ
イドウォールシリコン窒化膜８ａを形成し、続いて、全
面にシリコン酸化膜を形成し、続いて、このシリコン酸
化膜をエッチングしてコンタクトホールを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に係り、特にコンタクトホールの開孔工程の改良
に関する。
造方法に係り、特にコンタクトホールの開孔工程の改良
に関する。
【０００２】
【従来の技術】近年、半導体装置の集積化に伴い、半導
体基板と配線層を接続するコンタクトホールの微細化が
進んでいる。コンタクトホール開孔の際、位置合わせの
ばらつきを考慮にいれるため、コンタクトホールの設計
寸法が大きくなりすぎてしまうことがある。そこで、コ
ンタクトホール開孔のマスクの位置合わせのため、マス
クの設計余裕が不要な後述する自己整合コンタクト技術
の開発が注目をあびている。
体基板と配線層を接続するコンタクトホールの微細化が
進んでいる。コンタクトホール開孔の際、位置合わせの
ばらつきを考慮にいれるため、コンタクトホールの設計
寸法が大きくなりすぎてしまうことがある。そこで、コ
ンタクトホール開孔のマスクの位置合わせのため、マス
クの設計余裕が不要な後述する自己整合コンタクト技術
の開発が注目をあびている。
【０００３】図６及び図７は、従来の自己整合コンタク
ト技術を用いたＭＯＳ型半導体メモリにおけるコンタク
トホールの開口工程を工程順に示す断面図である。ま
ず、図６（ａ）に示すように、半導体基板１上に、熱酸
化法によりゲート酸化膜２を、その上にプラズマ化学堆
積法により導電率の高い多結晶シリコン膜３を、さらに
その上にプラズマ化学堆積気相法によりシリコン窒化膜
４を順次堆積する。この後、所定のマスクを用いて、上
記ゲート酸化膜２、多結晶シリコン膜３及びシリコン窒
化膜４からなる積層膜を選択的にエッチング除去して、
ゲート電極５、５を形成する。
ト技術を用いたＭＯＳ型半導体メモリにおけるコンタク
トホールの開口工程を工程順に示す断面図である。ま
ず、図６（ａ）に示すように、半導体基板１上に、熱酸
化法によりゲート酸化膜２を、その上にプラズマ化学堆
積法により導電率の高い多結晶シリコン膜３を、さらに
その上にプラズマ化学堆積気相法によりシリコン窒化膜
４を順次堆積する。この後、所定のマスクを用いて、上
記ゲート酸化膜２、多結晶シリコン膜３及びシリコン窒
化膜４からなる積層膜を選択的にエッチング除去して、
ゲート電極５、５を形成する。
【０００４】続いて、図６（ｂ）に示すように、上記ゲ
ート電極５、５をマスクとして用いたイオン注入法によ
り、基板１に共通ソース領域６及びドレイン領域７、７
を形成する。続いて、全面にプラズマ化学堆積気相法に
よりシリコン窒化膜８を堆積する。
ート電極５、５をマスクとして用いたイオン注入法によ
り、基板１に共通ソース領域６及びドレイン領域７、７
を形成する。続いて、全面にプラズマ化学堆積気相法に
よりシリコン窒化膜８を堆積する。
【０００５】次に、図６（ｃ）に示すように、異方性エ
ッチング（例えばＲＩＥ）によって上記窒化シリコン層
８をエッチングして、上記ゲート電極５、５の側壁上に
のみサイドウォールシリコン窒化膜８ａを残す。
ッチング（例えばＲＩＥ）によって上記窒化シリコン層
８をエッチングして、上記ゲート電極５、５の側壁上に
のみサイドウォールシリコン窒化膜８ａを残す。
【０００６】続いて、図７（ａ）に示すように、プラズ
マ化学堆積気相法により全面にシリコン酸化膜９を堆積
する。続いて、図７（ｂ）に示すように、周知のリソグ
ラフィ技術によってエッチングの不要な領域をマスクし
て、コンタクトホール形成予定領域、例えば共通ソース
領域６上部のシリコン酸化膜９を、シリコン窒化膜との
エッチング選択比２０の条件でエッチングする。この選
択比でエッチングをすると、コンタクト形成予定領域及
びその周辺のシリコン酸化膜９のみが除去され、サイド
ウォールシリコン窒化膜８ａが残る。これにより、共通
ソース領域６に通じる自己整合コンタクトホール１０が
形成される。
マ化学堆積気相法により全面にシリコン酸化膜９を堆積
する。続いて、図７（ｂ）に示すように、周知のリソグ
ラフィ技術によってエッチングの不要な領域をマスクし
て、コンタクトホール形成予定領域、例えば共通ソース
領域６上部のシリコン酸化膜９を、シリコン窒化膜との
エッチング選択比２０の条件でエッチングする。この選
択比でエッチングをすると、コンタクト形成予定領域及
びその周辺のシリコン酸化膜９のみが除去され、サイド
ウォールシリコン窒化膜８ａが残る。これにより、共通
ソース領域６に通じる自己整合コンタクトホール１０が
形成される。
【０００７】この場合、コンタクトホール１０の径が小
さくなるので、コンタクトホール１０のアスペクト比が
大きくなると、マイクロローディング効果によりコンタ
クトホールが完全に開孔できなくなる恐れがある。そこ
で、通常は、シリコン酸化膜９の膜厚に応じた所望のエ
ッチング時間の１．５倍程度でオーバーエッチングし、
コンタクトホールの未開孔を防止している。
さくなるので、コンタクトホール１０のアスペクト比が
大きくなると、マイクロローディング効果によりコンタ
クトホールが完全に開孔できなくなる恐れがある。そこ
で、通常は、シリコン酸化膜９の膜厚に応じた所望のエ
ッチング時間の１．５倍程度でオーバーエッチングし、
コンタクトホールの未開孔を防止している。
【０００８】
【発明が解決しようとする課題】しかしながら、シリコ
ン酸化膜９をオーバーエッチングするために、サイドウ
ォールシリコン窒化膜８ａの一部もエッチングされてし
まう。この結果、ゲート電極５の多結晶シリコン膜３の
側面が露出してしまい、この後、コンタクトホール１０
を埋めるように形成される共通ソース電極が、多結晶シ
リコン膜３とショートするという不都合が発生する。
ン酸化膜９をオーバーエッチングするために、サイドウ
ォールシリコン窒化膜８ａの一部もエッチングされてし
まう。この結果、ゲート電極５の多結晶シリコン膜３の
側面が露出してしまい、この後、コンタクトホール１０
を埋めるように形成される共通ソース電極が、多結晶シ
リコン膜３とショートするという不都合が発生する。
【０００９】逆に、共通ソース電極と多結晶シリコン膜
３とがショートしないようにするために、シリコン酸化
膜９のエッチング時間を短くすると、今度はコンタクト
ホールの底部にシリコン酸化膜９が残ってしまう。する
と、後工程で形成される共通ソース電極と共通ソース領
域６との間のコンタクト抵抗が高くなり、コンタクト不
良が生じて、半導体装置の信頼性に悪影響を及ぼすとい
う問題があった。
３とがショートしないようにするために、シリコン酸化
膜９のエッチング時間を短くすると、今度はコンタクト
ホールの底部にシリコン酸化膜９が残ってしまう。する
と、後工程で形成される共通ソース電極と共通ソース領
域６との間のコンタクト抵抗が高くなり、コンタクト不
良が生じて、半導体装置の信頼性に悪影響を及ぼすとい
う問題があった。
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、ゲート電極をマスクに
してコンタクトホールを開口する際に、ゲート電極とシ
ョートすることがなく、かつコンタクト不良が生じるこ
とがない高信頼性の半導体装置が製造できる半導体装置
の製造方法を提供することである。
されたものであり、その目的は、ゲート電極をマスクに
してコンタクトホールを開口する際に、ゲート電極とシ
ョートすることがなく、かつコンタクト不良が生じるこ
とがない高信頼性の半導体装置が製造できる半導体装置
の製造方法を提供することである。
【００１１】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板上にゲート電極を形成する工程
と、上記ゲート電極をマスクとして用いて上記基板に不
純物を導入して拡散領域を形成する工程と、上記ゲート
電極を覆うように第１絶縁膜を形成する工程と、全面に
第２絶縁膜を形成する工程と、上記第２絶縁膜を異方性
エッチング法によりエッチング除去して上記ゲート電極
の側壁上のみに上記第２絶縁膜を残す工程とを具備して
いる。
製造方法は、半導体基板上にゲート電極を形成する工程
と、上記ゲート電極をマスクとして用いて上記基板に不
純物を導入して拡散領域を形成する工程と、上記ゲート
電極を覆うように第１絶縁膜を形成する工程と、全面に
第２絶縁膜を形成する工程と、上記第２絶縁膜を異方性
エッチング法によりエッチング除去して上記ゲート電極
の側壁上のみに上記第２絶縁膜を残す工程とを具備して
いる。
【００１２】また、この発明の半導体装置の製造方法
は、半導体基板上にゲート電極を形成する工程と、上記
ゲート電極をマスクとして用いて上記基板に不純物を導
入して拡散領域を形成する工程と、全面に第１絶縁膜を
形成する工程と、上記第１絶縁膜を異方性エッチング法
によりエッチング除去して上記ゲート電極の側壁上のみ
に上記第１絶縁膜を残す工程と、側壁上の上記第１絶縁
膜を含んで上記ゲート電極を覆うように第２絶縁膜を形
成する工程とを具備している。
は、半導体基板上にゲート電極を形成する工程と、上記
ゲート電極をマスクとして用いて上記基板に不純物を導
入して拡散領域を形成する工程と、全面に第１絶縁膜を
形成する工程と、上記第１絶縁膜を異方性エッチング法
によりエッチング除去して上記ゲート電極の側壁上のみ
に上記第１絶縁膜を残す工程と、側壁上の上記第１絶縁
膜を含んで上記ゲート電極を覆うように第２絶縁膜を形
成する工程とを具備している。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１及び図２は、本発明の
第１の実施の形態に係るＭＯＳ型半導体メモリの製造工
程を示す断面図である。なお、前記図６及び図７と対応
する箇所には同一符号を付して説明を行う。
て図面を参照して説明する。図１及び図２は、本発明の
第１の実施の形態に係るＭＯＳ型半導体メモリの製造工
程を示す断面図である。なお、前記図６及び図７と対応
する箇所には同一符号を付して説明を行う。
【００１４】まず、図１（ａ）に示すように、半導体基
板１上に熱酸化法により厚さ１０ｎｍ程度のゲート酸化
膜２を、その上にプラズマ化学堆積法により厚さ１００
ｎｍ程度の多結晶シリコン膜３を、さらにその上にプラ
ズマ化学堆積気相法により厚さ１００ｎｍ程度のシリコ
ン窒化膜４を順次形成する。この後、所定のマスクを用
いて、上記ゲート酸化膜２、多結晶シリコン膜３及びシ
リコン窒化膜４からなる積層膜を選択的にエッチング除
去して、ゲート電極５、５を形成する。
板１上に熱酸化法により厚さ１０ｎｍ程度のゲート酸化
膜２を、その上にプラズマ化学堆積法により厚さ１００
ｎｍ程度の多結晶シリコン膜３を、さらにその上にプラ
ズマ化学堆積気相法により厚さ１００ｎｍ程度のシリコ
ン窒化膜４を順次形成する。この後、所定のマスクを用
いて、上記ゲート酸化膜２、多結晶シリコン膜３及びシ
リコン窒化膜４からなる積層膜を選択的にエッチング除
去して、ゲート電極５、５を形成する。
【００１５】続いて、図１（ｂ）に示すように、上記ゲ
ート電極５、５をマスクとして用いたイオン注入法によ
り、基板１に、基板が含む不純物とは反対導電型の不純
物をイオン注入した後、注入イオンを活性化させて共通
ソース領域６及びドレイン領域７、７を形成する。次
に、半導体基板１表面を露出させたまま、上記ゲート電
極５、５を覆うように選択的に１０ｎｍ程度のシリコン
窒化膜１１を形成する。このシリコン窒化膜１１の成膜
には、半導体基板１の表面上に薄く残っている図示しな
いシリコン酸化膜上と、各ゲート電極５、５の上層のシ
リコン窒化膜４上とにおける成膜速度の差を利用する。
ＬＰーＣＶＤ（低圧ＣＶＤ）を用いてシリコン窒化膜を
成膜する場合、シリコン窒化膜上では成膜時に核形成を
基にその膜上のシリコン窒化膜の成膜が進む。この核形
成が、シリコン酸化膜上と、ゲート電極５、５の側壁上
及び上層のシリコン窒化膜４上とで成膜過程が異なり、
シリコン酸化膜上のシリコン窒化膜の成膜速度が他より
遅くなる。
ート電極５、５をマスクとして用いたイオン注入法によ
り、基板１に、基板が含む不純物とは反対導電型の不純
物をイオン注入した後、注入イオンを活性化させて共通
ソース領域６及びドレイン領域７、７を形成する。次
に、半導体基板１表面を露出させたまま、上記ゲート電
極５、５を覆うように選択的に１０ｎｍ程度のシリコン
窒化膜１１を形成する。このシリコン窒化膜１１の成膜
には、半導体基板１の表面上に薄く残っている図示しな
いシリコン酸化膜上と、各ゲート電極５、５の上層のシ
リコン窒化膜４上とにおける成膜速度の差を利用する。
ＬＰーＣＶＤ（低圧ＣＶＤ）を用いてシリコン窒化膜を
成膜する場合、シリコン窒化膜上では成膜時に核形成を
基にその膜上のシリコン窒化膜の成膜が進む。この核形
成が、シリコン酸化膜上と、ゲート電極５、５の側壁上
及び上層のシリコン窒化膜４上とで成膜過程が異なり、
シリコン酸化膜上のシリコン窒化膜の成膜速度が他より
遅くなる。
【００１６】図３は、シリコン窒化膜（ＳｉＮ）上及び
シリコン酸化膜（ＳｉＯ2 ）上におけるシリコン窒化膜
の成膜特性の違いを示す図である。すなわち、５、５の
側壁上及び上層のシリコン窒化膜４上のみにシリコン窒
化膜が成膜される段階で、シリコン窒化膜の成膜を停止
する。この特性を利用して上記シリコン窒化膜１１を形
成する。
シリコン酸化膜（ＳｉＯ2 ）上におけるシリコン窒化膜
の成膜特性の違いを示す図である。すなわち、５、５の
側壁上及び上層のシリコン窒化膜４上のみにシリコン窒
化膜が成膜される段階で、シリコン窒化膜の成膜を停止
する。この特性を利用して上記シリコン窒化膜１１を形
成する。
【００１７】次に、図１（ｃ）に示すように、全面にプ
ラズマ化学堆積気相法によりシリコン窒化膜８を１００
ｎｍ形成する。続いて、図２（ａ）に示すように、異方
性エッチング（例えばＲＩＥ）によって上記シリコン窒
化膜８をエッチングして、上記ゲート電極５、５の各側
壁上にのみサイドウォールシリコン窒化膜８ａを残す。
ラズマ化学堆積気相法によりシリコン窒化膜８を１００
ｎｍ形成する。続いて、図２（ａ）に示すように、異方
性エッチング（例えばＲＩＥ）によって上記シリコン窒
化膜８をエッチングして、上記ゲート電極５、５の各側
壁上にのみサイドウォールシリコン窒化膜８ａを残す。
【００１８】次に、図２（ｂ）に示すように、全面に層
間絶縁膜となるシリコン酸化膜９をプラズマ化学堆積気
相法により５００ｎｍの厚みに堆積する。続いて、図２
（ｃ）に示すように、周知のリソグラフィによってエッ
チングの不要な領域をフォトレジストによってマスクし
て、コンタクトホール形成予定領域、例えば共通ソース
領域６上部のシリコン酸化膜９を、シリコン窒化膜との
エッチング選択比２０の条件でエッチングして基板１を
露出させ、自己整合コンタクトホール１０を開口する。
間絶縁膜となるシリコン酸化膜９をプラズマ化学堆積気
相法により５００ｎｍの厚みに堆積する。続いて、図２
（ｃ）に示すように、周知のリソグラフィによってエッ
チングの不要な領域をフォトレジストによってマスクし
て、コンタクトホール形成予定領域、例えば共通ソース
領域６上部のシリコン酸化膜９を、シリコン窒化膜との
エッチング選択比２０の条件でエッチングして基板１を
露出させ、自己整合コンタクトホール１０を開口する。
【００１９】上記第１の実施の形態では、ゲート電極
５、５の周囲がシリコン窒化膜１１で覆われており、側
面にはサイドウォールシリコン窒化膜８ａが存在してい
るので、シリコン窒化膜の継ぎ目が生じず、また、ゲー
ト電極５、５相互間のサイドウォールシリコン窒化膜８
ａはそれ程エッチングされず、ほとんど残っている。こ
の結果、シリコン酸化膜９をエッチングする際にエッチ
ング時間を長くすることが可能となり、シリコン酸化膜
９の不要な部分を十分にエッチング除去することができ
る。従って、この後に形成される共通ソース電極と多結
晶シリコン膜３との間のショート及び共通ソース領域６
との間のコンタクト不良が生じにくくなり、半導体装置
としての信頼性が向上する。
５、５の周囲がシリコン窒化膜１１で覆われており、側
面にはサイドウォールシリコン窒化膜８ａが存在してい
るので、シリコン窒化膜の継ぎ目が生じず、また、ゲー
ト電極５、５相互間のサイドウォールシリコン窒化膜８
ａはそれ程エッチングされず、ほとんど残っている。こ
の結果、シリコン酸化膜９をエッチングする際にエッチ
ング時間を長くすることが可能となり、シリコン酸化膜
９の不要な部分を十分にエッチング除去することができ
る。従って、この後に形成される共通ソース電極と多結
晶シリコン膜３との間のショート及び共通ソース領域６
との間のコンタクト不良が生じにくくなり、半導体装置
としての信頼性が向上する。
【００２０】次にこの発明の第２の実施の形態について
説明する。図４及び図５は、本発明をＭＯＳ型半導体メ
モリに実施した場合の製造工程を示す断面図である。な
お、図１及び図２と対応する箇所には同一符号を付して
説明を行う。
説明する。図４及び図５は、本発明をＭＯＳ型半導体メ
モリに実施した場合の製造工程を示す断面図である。な
お、図１及び図２と対応する箇所には同一符号を付して
説明を行う。
【００２１】まず、図４（ａ）に示すように、前記図１
（ａ）と同様の工程により、半導体基板１上に、ゲート
酸化膜２、多結晶シリコン膜３及びシリコン窒化膜４の
積層構造からなるゲート電極５、５をパターニング形成
する。
（ａ）と同様の工程により、半導体基板１上に、ゲート
酸化膜２、多結晶シリコン膜３及びシリコン窒化膜４の
積層構造からなるゲート電極５、５をパターニング形成
する。
【００２２】続いて、図５（ｂ）に示すように、前記図
１（ｂ）と同様の工程により、共通ソース領域６及びド
レイン領域７、７を形成した後、全面にシリコン窒化膜
８を堆積する。
１（ｂ）と同様の工程により、共通ソース領域６及びド
レイン領域７、７を形成した後、全面にシリコン窒化膜
８を堆積する。
【００２３】次に、図４（ｃ）に示すように、異方性エ
ッチングにより上記窒化シリコン層８をエッチングし
て、ゲート電極５、５の側壁上にのみサイドウォールシ
リコン窒化膜８ａを残す。
ッチングにより上記窒化シリコン層８をエッチングし
て、ゲート電極５、５の側壁上にのみサイドウォールシ
リコン窒化膜８ａを残す。
【００２４】続いて、図５（ａ）に示すように、半導体
基板１の表面を露出させたまま、ゲート電極５、５の周
囲を覆うように１０ｎｍ程度のシリコン窒化膜１１を選
択的に形成する。この成膜工程は、先の第１の実施の形
態と同様に、基板表面上に薄く残っているシリコン酸化
膜上と、ゲート電極５、５側面及びゲート電極５、５の
上層のシリコン窒化膜４との成膜速度の差、つまり、先
の図３に示すような特性を利用して行う。
基板１の表面を露出させたまま、ゲート電極５、５の周
囲を覆うように１０ｎｍ程度のシリコン窒化膜１１を選
択的に形成する。この成膜工程は、先の第１の実施の形
態と同様に、基板表面上に薄く残っているシリコン酸化
膜上と、ゲート電極５、５側面及びゲート電極５、５の
上層のシリコン窒化膜４との成膜速度の差、つまり、先
の図３に示すような特性を利用して行う。
【００２５】次に、図５（ｂ）に示すように、全面に層
間絶縁膜となるシリコン酸化膜９を例えばプラズマ化学
堆積法により５００ｎｍ程度の厚さに堆積する。続い
て、図５（ｃ）に示すように、周知のリソグラフィによ
ってエッチングの不要な領域をフォトレジストによって
マスクして、コンタクトホール形成予定領域、例えば共
通ソース領域６上部のシリコン酸化膜９を、シリコン窒
化膜とのエッチング選択比２０の条件でエッチングして
基板１を露出させ、自己整合コンタクトホール１０を開
口する。
間絶縁膜となるシリコン酸化膜９を例えばプラズマ化学
堆積法により５００ｎｍ程度の厚さに堆積する。続い
て、図５（ｃ）に示すように、周知のリソグラフィによ
ってエッチングの不要な領域をフォトレジストによって
マスクして、コンタクトホール形成予定領域、例えば共
通ソース領域６上部のシリコン酸化膜９を、シリコン窒
化膜とのエッチング選択比２０の条件でエッチングして
基板１を露出させ、自己整合コンタクトホール１０を開
口する。
【００２６】上記第２の実施の形態では、ゲート電極
５、５及びその側面のサイドウォールシリコン窒化膜８
ａがシリコン窒化膜１１で覆われているので、シリコン
窒化膜の継ぎ目が生じず、サイドウォールシリコン窒化
膜８ａがエッチングされにくいものとなる。また、オー
バーエッチングの時間を長くすることができ、不要な部
分のシリコン酸化膜９を十分にエッチング除去すること
ができるので、結晶シリコン膜３との間ショート及びコ
ンタクト不良が生じにくくなる。この結果、半導体装置
の信頼性を向上させることができる。
５、５及びその側面のサイドウォールシリコン窒化膜８
ａがシリコン窒化膜１１で覆われているので、シリコン
窒化膜の継ぎ目が生じず、サイドウォールシリコン窒化
膜８ａがエッチングされにくいものとなる。また、オー
バーエッチングの時間を長くすることができ、不要な部
分のシリコン酸化膜９を十分にエッチング除去すること
ができるので、結晶シリコン膜３との間ショート及びコ
ンタクト不良が生じにくくなる。この結果、半導体装置
の信頼性を向上させることができる。
【００２７】なお、上記各実施の形態において、層間絶
縁膜となるシリコン酸化膜９は、ホウ素を含んでいても
よく（ＢＳＧ膜）、ホウ素及びリンを含んでいてもよい
（ＢＰＳＧ膜）。このようなＢＳＧ膜やＢＰＳＧ膜を使
用した場合、後の平坦化工程の際にアニールを行う際に
平坦化がしやすくなる。従って、シリコン酸化膜９上に
後工程で形成される配線層等が形成しやすくなり、ま
た、断線等の欠陥も生じにくくなる。これにより、信頼
性がさらに向上する。
縁膜となるシリコン酸化膜９は、ホウ素を含んでいても
よく（ＢＳＧ膜）、ホウ素及びリンを含んでいてもよい
（ＢＰＳＧ膜）。このようなＢＳＧ膜やＢＰＳＧ膜を使
用した場合、後の平坦化工程の際にアニールを行う際に
平坦化がしやすくなる。従って、シリコン酸化膜９上に
後工程で形成される配線層等が形成しやすくなり、ま
た、断線等の欠陥も生じにくくなる。これにより、信頼
性がさらに向上する。
【００２８】
【発明の効果】以上説明したように、この発明によれ
ば、コンタクトホールを開口する際に、ゲート電極とシ
ョートすることがなく、かつコンタクト不良が生じるこ
とがない高信頼性の半導体装置が製造できる半導体装置
の製造方法を提供することができる。
ば、コンタクトホールを開口する際に、ゲート電極とシ
ョートすることがなく、かつコンタクト不良が生じるこ
とがない高信頼性の半導体装置が製造できる半導体装置
の製造方法を提供することができる。
【図１】 本発明の第１の実施の形態に係る半導体装置
の製造方法を工程順に示す断面図。
の製造方法を工程順に示す断面図。
【図２】 図１に続く工程の断面図。
【図３】 本発明の第１、第２の実施の形態に係る半導
体装置の製造方法を説明するための特性図。
体装置の製造方法を説明するための特性図。
【図４】 本発明の第２の実施の形態に係る半導体装置
の製造方法を工程順に示す断面図。
の製造方法を工程順に示す断面図。
【図５】 図４に続く工程の断面図。
【図６】 従来の半導体装置の製造方法の一例を工程順
に示す断面図。
に示す断面図。
【図７】 図６に続く工程の断面図。
１…半導体基板、２…ゲート酸化膜、３…多結晶シリコ
ン膜、４…シリコン窒化膜、５…ゲート電極、６…共通
ソース領域、７…ドレイン領域、８…シリコン窒化膜、
８ａ…サイドウォールシリコン窒化膜、９…シリコン酸
化膜、１０…自己整合コンタクトホール、１１…シリコ
ン窒化膜。
ン膜、４…シリコン窒化膜、５…ゲート電極、６…共通
ソース領域、７…ドレイン領域、８…シリコン窒化膜、
８ａ…サイドウォールシリコン窒化膜、９…シリコン酸
化膜、１０…自己整合コンタクトホール、１１…シリコ
ン窒化膜。
Claims (2)
- 【請求項１】 半導体基板上にゲート電極を形成する工
程と、 上記ゲート電極をマスクとして用いて上記基板に不純物
を導入して拡散領域を形成する工程と、 上記ゲート電極を覆うように第１絶縁膜を形成する工程
と、 全面に第２絶縁膜を形成する工程と、 上記第２絶縁膜を異方性エッチング法によりエッチング
除去して上記ゲート電極の側壁上のみに上記第２絶縁膜
を残す工程とを具備したことを特徴とする半導体装置の
製造方法。 - 【請求項２】 半導体基板上にゲート電極を形成する工
程と、 上記ゲート電極をマスクとして用いて上記基板に不純物
を導入して拡散領域を形成する工程と、 全面に第１絶縁膜を形成する工程と、 上記第１絶縁膜を異方性エッチング法によりエッチング
除去して上記ゲート電極の側壁上のみに上記第１絶縁膜
を残す工程と、 側壁上の上記第１絶縁膜を含んで上記ゲート電極を覆う
ように第２絶縁膜を形成する工程とを具備したことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18747196A JPH1032245A (ja) | 1996-07-17 | 1996-07-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18747196A JPH1032245A (ja) | 1996-07-17 | 1996-07-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1032245A true JPH1032245A (ja) | 1998-02-03 |
Family
ID=16206669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18747196A Pending JPH1032245A (ja) | 1996-07-17 | 1996-07-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1032245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100737200B1 (ko) * | 2000-01-21 | 2007-07-10 | 엘피다 메모리, 아이엔씨. | 반도체 집적 회로 장치 |
-
1996
- 1996-07-17 JP JP18747196A patent/JPH1032245A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100737200B1 (ko) * | 2000-01-21 | 2007-07-10 | 엘피다 메모리, 아이엔씨. | 반도체 집적 회로 장치 |
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