JPH04106954A - 液相ｃｖｄ法を用いた半導体装置の製造方法 - Google Patents
液相ｃｖｄ法を用いた半導体装置の製造方法Info
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- JPH04106954A JPH04106954A JP2223678A JP22367890A JPH04106954A JP H04106954 A JPH04106954 A JP H04106954A JP 2223678 A JP2223678 A JP 2223678A JP 22367890 A JP22367890 A JP 22367890A JP H04106954 A JPH04106954 A JP H04106954A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、液相ＣＶＤ法を用いた半導体装置の製造方法
に関する。本発明は、例えば、半導体装置の微細なトレ
ンチアイソレーソヨン形成技術として利用することがで
きる。
に関する。本発明は、例えば、半導体装置の微細なトレ
ンチアイソレーソヨン形成技術として利用することがで
きる。
本出願の請求項１の発明は、半導体基板に形成した溝を
反応種を液相状態にして埋め込む際に、該溝の開口の周
囲には該液相状態の反応種に対してぬれ性の低いダミー
層を設けておき、埋め込み後膣ダミー層を除去すること
によって、少なくとも基板表面より上まで埋め込みが行
われるようにしたものである。
反応種を液相状態にして埋め込む際に、該溝の開口の周
囲には該液相状態の反応種に対してぬれ性の低いダミー
層を設けておき、埋め込み後膣ダミー層を除去すること
によって、少なくとも基板表面より上まで埋め込みが行
われるようにしたものである。
本出願の請求項２の発明は、半導体基板に形成した溝を
反応種を液相状態にして埋め込むとともに、該埋め込み
に引き続き、連続的に、反応種の余分に形成された部分
であるオーハーグ口ウス部をエッチハックすることによ
って、オーハーグロウ大部形成時の余裕を大きくし、か
つ該部分の除去と露結防止の加熱とを兼ねさせるように
したものである。
反応種を液相状態にして埋め込むとともに、該埋め込み
に引き続き、連続的に、反応種の余分に形成された部分
であるオーハーグ口ウス部をエッチハックすることによ
って、オーハーグロウ大部形成時の余裕を大きくし、か
つ該部分の除去と露結防止の加熱とを兼ねさせるように
したものである。
〔従来の技術］
従来より半導体装置製造の分野で、気相状態の反応種を
活性化することにより基体上に堆積を行わせ、これによ
り膜形成したり、溝の埋め込みなどを行うＣＶＤ法が知
られている。
活性化することにより基体上に堆積を行わせ、これによ
り膜形成したり、溝の埋め込みなどを行うＣＶＤ法が知
られている。
これに対し、反応種を液相状態にして、同様な堆積を行
わせる技術が提案されている。これを液相ＣＶＤ法と呼
ぶ。反応種を液相にするのは、例えば堆積を行わせる雰
囲気圧力下において該反応種が液化する温度まで被堆積
基体を冷却することによって、これを達成できる。
わせる技術が提案されている。これを液相ＣＶＤ法と呼
ぶ。反応種を液相にするのは、例えば堆積を行わせる雰
囲気圧力下において該反応種が液化する温度まで被堆積
基体を冷却することによって、これを達成できる。
液相ＣＶＤ技術については、例えば５ｉ（ＣＨい。
（テトラメチルシラン。ＴＭＳと略称される）を反応種
として用いてＳｉＯ□堆積を行う技術が提案されている
（Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈ
ｅ １９ｔｈ Ｃｏｎ−ｆｅｒｅｎｃｅ ｏｎ ５
ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ
Ｍａｔｅｒｉａｌｓ。
として用いてＳｉＯ□堆積を行う技術が提案されている
（Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔｈ
ｅ １９ｔｈ Ｃｏｎ−ｆｅｒｅｎｃｅ ｏｎ ５
ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ
Ｍａｔｅｒｉａｌｓ。
Ｔｏｋｙｏ、 １９８７．４５１−４５４頁の”Ｌｉｑ
ｕｉｄ Ｐｈａｓｅ ＯｘｉｄａｔｉｏｎＥｍｐｌｏｙ
ｉｎｇ Ｏ＾ｔｏｍｓ Ｐｒｏｄｕｃｅｄ ｂｙ
Ｍｉｃｒｏｗａｖｅ Ｄｉｓ−ｃｈａｒｇｅ ａ
ｎｄ ５ｉ（ＣＬＬ ”参照）。
ｕｉｄ Ｐｈａｓｅ ＯｘｉｄａｔｉｏｎＥｍｐｌｏｙ
ｉｎｇ Ｏ＾ｔｏｍｓ Ｐｒｏｄｕｃｅｄ ｂｙ
Ｍｉｃｒｏｗａｖｅ Ｄｉｓ−ｃｈａｒｇｅ ａ
ｎｄ ５ｉ（ＣＬＬ ”参照）。
液相ＣＶＤの作用は必ずしも明らかではないが、上記Ｔ
ＭＳを用いて、例えばシリコン基板に形成した溝内にＳ
ｉＯ□膜を形成する場合、反応室内を１Ｏ−５Ｔｏｒｒ
以下に減圧し、基板を一２３°Ｃ以下に冷却すると、Ｔ
ＭＳは凝縮して液相状態になり溝底部から順次溜まって
行く。この状態で例えばマイクロ波を用いて励起した酸
素原子を雰囲気中に与えておくと、ＴＭＳは該酸素原子
と反応して、ＳｉＯ□膜となる。この機構は必ずしも明
らかではなく、ＴＭＳは恐らくヘキサメチルジシロキサ
ン（Ｓｉ （ＣＨ３） ：＋） ｚＯ等の中間体を経て
ＳｉＯ□化するものと考えられるが、少なくとも液相状
態で酸化反応は進行するものと推定される。
ＭＳを用いて、例えばシリコン基板に形成した溝内にＳ
ｉＯ□膜を形成する場合、反応室内を１Ｏ−５Ｔｏｒｒ
以下に減圧し、基板を一２３°Ｃ以下に冷却すると、Ｔ
ＭＳは凝縮して液相状態になり溝底部から順次溜まって
行く。この状態で例えばマイクロ波を用いて励起した酸
素原子を雰囲気中に与えておくと、ＴＭＳは該酸素原子
と反応して、ＳｉＯ□膜となる。この機構は必ずしも明
らかではなく、ＴＭＳは恐らくヘキサメチルジシロキサ
ン（Ｓｉ （ＣＨ３） ：＋） ｚＯ等の中間体を経て
ＳｉＯ□化するものと考えられるが、少なくとも液相状
態で酸化反応は進行するものと推定される。
一方、半導体装置製造の分野では、素子の微細化に伴い
、アイソレーション（素子間分離）を従来のＬＯＧＯＳ
にかえて、溝に素子分離用絶縁物を埋め込むトレンチア
イソレーンヨン、特にツヤロートレンチアイソレーショ
ンを実用化する動きがある。
、アイソレーション（素子間分離）を従来のＬＯＧＯＳ
にかえて、溝に素子分離用絶縁物を埋め込むトレンチア
イソレーンヨン、特にツヤロートレンチアイソレーショ
ンを実用化する動きがある。
カカるシャロートレンチアイソレーション構造形成に当
たっては、トレンチ（溝）の埋め込み技術がそのキープ
ロセスのひとつになる。これについて、本発明者は、バ
イアスＥＣＲＣＶＤ法を用いた種々の方法を提案してい
る。
たっては、トレンチ（溝）の埋め込み技術がそのキープ
ロセスのひとつになる。これについて、本発明者は、バ
イアスＥＣＲＣＶＤ法を用いた種々の方法を提案してい
る。
このトレンチ埋め込み技術に関し、上記した液相ＣＶＤ
法が注目されている。素子の極微細化により、例えば６
４メガピントクラスのＳＲＡＭ以陣の１例えば０．２μ
ｍルールのトレンチ埋め込みに対しては、バイアスＥＣ
ＲＣＶＤ法でも対応し難く、これに対し、液相ＣＶＤ法
であれば、反応種を液相にして埋め込むため、トレンチ
のアスペクト比が厳しくなっても埋め込みができるため
である。
法が注目されている。素子の極微細化により、例えば６
４メガピントクラスのＳＲＡＭ以陣の１例えば０．２μ
ｍルールのトレンチ埋め込みに対しては、バイアスＥＣ
ＲＣＶＤ法でも対応し難く、これに対し、液相ＣＶＤ法
であれば、反応種を液相にして埋め込むため、トレンチ
のアスペクト比が厳しくなっても埋め込みができるため
である。
上述のように、液相ＣＶＤ法は、液体状態の反応種を溝
に埋め込んで反応を行わせるので、その原理的性質上、
微細でアスペクト比の大きい溝に対してもこれを良好に
埋め込むことができ、例えばトレンチアイソレーション
構造の形成などに有利に用いることができる。
に埋め込んで反応を行わせるので、その原理的性質上、
微細でアスペクト比の大きい溝に対してもこれを良好に
埋め込むことができ、例えばトレンチアイソレーション
構造の形成などに有利に用いることができる。
しかし、これを実用に供する場合、上記液相ＣＶＤ法で
良好な埋め込みを実現するには、解決しなければならな
い具゛体的な問題点がいくつかある。
良好な埋め込みを実現するには、解決しなければならな
い具゛体的な問題点がいくつかある。
第１の問題点は、反応種のオーハーグロウス部の除去に
伴い、半導体基板のコーナ一部が露出してしまうという
ことである。即ち、溝を埋め込む場合、液相ＣＶＤでの
トレンチ埋め込み面内の均一性を確保するには、マージ
ンをみこんで、第３図に示すように、堆積する膜は溝２
の開口上面より余分に形成して、オーバーグロウス（Ｏ
νｅｒ ｇｒｏｗｔｈ）にせざるを得ない。マージンを
もたせないと、溝２が完全に埋め込まれない部分が生ず
るおそれがあるので、成る程度開口上面よりも余分に形
成しなければならないからである。マージンをみこんで
余分に形成したこのオーバーグロウス部を、第３図（ａ
）中、符号３２で示す。同図中、１は基板、３は埋め込
まれた反応種から形成された埋め込み部である。
伴い、半導体基板のコーナ一部が露出してしまうという
ことである。即ち、溝を埋め込む場合、液相ＣＶＤでの
トレンチ埋め込み面内の均一性を確保するには、マージ
ンをみこんで、第３図に示すように、堆積する膜は溝２
の開口上面より余分に形成して、オーバーグロウス（Ｏ
νｅｒ ｇｒｏｗｔｈ）にせざるを得ない。マージンを
もたせないと、溝２が完全に埋め込まれない部分が生ず
るおそれがあるので、成る程度開口上面よりも余分に形
成しなければならないからである。マージンをみこんで
余分に形成したこのオーバーグロウス部を、第３図（ａ
）中、符号３２で示す。同図中、１は基板、３は埋め込
まれた反応種から形成された埋め込み部である。
上記オーハーグロウス部３２は除去しなければならず、
一般にエッチハックが必要となる。このエッチバンクの
際、今度は該エッチバンクの均一性を確保するため、マ
ージンをみこんでオーツ＼−工７チにせざるを得ない。
一般にエッチハックが必要となる。このエッチバンクの
際、今度は該エッチバンクの均一性を確保するため、マ
ージンをみこんでオーツ＼−工７チにせざるを得ない。
マージンをとって余裕をもって完全にエツチング除去し
ないと、基板１の溝２以外の露出すべき部分にオーツ＼
−グロウス部３２が残り、これにより露出すべき部分ま
でおおわれてしまうおそれが出て来るからである。
ないと、基板１の溝２以外の露出すべき部分にオーツ＼
−グロウス部３２が残り、これにより露出すべき部分ま
でおおわれてしまうおそれが出て来るからである。
このようにオーハーエンチにすると、第３図（ｂ）に示
す如く、基板１のコーナ一部１０が出て来てしまう。よ
ってこれに伴い、ここにゲート酸化膜を形成した場合、
耐圧が劣化するなどの問題が生ずる。
す如く、基板１のコーナ一部１０が出て来てしまう。よ
ってこれに伴い、ここにゲート酸化膜を形成した場合、
耐圧が劣化するなどの問題が生ずる。
次に第２の問題点は、露結が生ずるおそれがあるという
ことである。即ち、液相ＣＶＤを行った材料をそのまま
大気中に取り出すと、表面の水分が露結するという問題
がある。一般に低温状態で液体ＣＶＤがなされるからで
ある。
ことである。即ち、液相ＣＶＤを行った材料をそのまま
大気中に取り出すと、表面の水分が露結するという問題
がある。一般に低温状態で液体ＣＶＤがなされるからで
ある。
本発明の目的は液相ＣＶＤ技術における上記したような
実用上の各種問題点を解決することにあり、本発明の第
１の目的は、上述した基板のコーナ一部が露出すること
を防ぎ、コーナ一部露出に伴う問題点を解決した、液相
ＣＶＤ法を用いた半導体装置の製造方法を提供すること
であり、本発明の第２の目的は、液相ＣＶＤを行った後
大気中に取り出す際も、露結の問題を解決した、液相Ｃ
ＶＤ法を用いた半導体装置の製造方法を提供することで
ある。
実用上の各種問題点を解決することにあり、本発明の第
１の目的は、上述した基板のコーナ一部が露出すること
を防ぎ、コーナ一部露出に伴う問題点を解決した、液相
ＣＶＤ法を用いた半導体装置の製造方法を提供すること
であり、本発明の第２の目的は、液相ＣＶＤを行った後
大気中に取り出す際も、露結の問題を解決した、液相Ｃ
ＶＤ法を用いた半導体装置の製造方法を提供することで
ある。
（問題点を解決するための手段］
本出願の請求項１の発明は、半導体基板に溝を形成し、
該溝を反応種を液相状態にして埋め込む工程を備える液
相ＣＶＤ法を用いた半導体装置の製造方法であって、該
漠の開口の周囲には前記液相状態の反応種に対してぬれ
性の低いダミー層を設けて前記埋め込みを行うことを特
徴とするものである。
該溝を反応種を液相状態にして埋め込む工程を備える液
相ＣＶＤ法を用いた半導体装置の製造方法であって、該
漠の開口の周囲には前記液相状態の反応種に対してぬれ
性の低いダミー層を設けて前記埋め込みを行うことを特
徴とするものである。
本出願の請求項２の発明は、半導体基板に溝を形成し、
該溝を反応種を液相状態にして埋め込む工程を備える液
相ＣＶＤ法を用いた半導体装置の製造方法であって、前
記埋め込みに引き続き、連続的に、反応種のオーハーグ
ロウス部をエッチハックすることを特徴とするものであ
る。
該溝を反応種を液相状態にして埋め込む工程を備える液
相ＣＶＤ法を用いた半導体装置の製造方法であって、前
記埋め込みに引き続き、連続的に、反応種のオーハーグ
ロウス部をエッチハックすることを特徴とするものであ
る。
本出願の請求項１の発明において、ダミー層とは、液相
状態の反応種により埋め込みを行う際には形成しておき
、最終的には除去するものを言う。
状態の反応種により埋め込みを行う際には形成しておき
、最終的には除去するものを言う。
この発明において、ダミー層の上部表面を超過しないよ
うに、即ちダミー層の中間程度の所まで反応種を埋め込
み、埋め込み後にダミー層を除去して、液相ＣＶＤによ
り形成した層を基板面より突出させるようにするのは、
好ましい態様である。
うに、即ちダミー層の中間程度の所まで反応種を埋め込
み、埋め込み後にダミー層を除去して、液相ＣＶＤによ
り形成した層を基板面より突出させるようにするのは、
好ましい態様である。
この発明において、ダミー層は液相状態の反応種に対し
てぬれ性の低いものであるが、ここで「ぬれ性が低い」
とは、該ダミー層と液相状態の反応種との付着性が小さ
いことをいう。ぬれ性について第５図（ａ）（ｂ）を参
照して説明すると、次のとおりである。第５図（ａ）に
おいて、固体Ｓの表面に液体り、〜Ｌ３が付着する場合
、ぬれ性が高い（ぬれ性が良い）と、液体はＬｌの如く
固体Ｓの表面を広くぬらし、その時の接触角θ。
てぬれ性の低いものであるが、ここで「ぬれ性が低い」
とは、該ダミー層と液相状態の反応種との付着性が小さ
いことをいう。ぬれ性について第５図（ａ）（ｂ）を参
照して説明すると、次のとおりである。第５図（ａ）に
おいて、固体Ｓの表面に液体り、〜Ｌ３が付着する場合
、ぬれ性が高い（ぬれ性が良い）と、液体はＬｌの如く
固体Ｓの表面を広くぬらし、その時の接触角θ。
は小さい。ぬれ性が低く（ぬれ性が悪く）なると、液体
はＬ２の如く付着面積が小さくなり、接触角θ２は大き
くなる。更にぬれ性が低くなると、液体はＬ３のように
なって、接触角θ３は更に大きくなる。溝の埋め込みに
ついて言えば、ぬれ性が高いと、ＬＩ ′のようにメニ
スカスが出来るが、ぬれ性が低いし２′であるとほぼ水
平に良好に埋め込め、Ｌ３′の如くぬれ性がかなり低く
なると、多少凸状になるが、良好に埋め込める。ぬれ性
は、良好で平坦な埋め込みが達成できる程度に低ければ
よく、好ましいぬれ性はダミー層の材料と液相ＣＶＤ材
料の種類により変わるので一概には言えないが、一般に
は上記接触角で言って、７０°〈θ＜１１０’の範囲が
好ましく、θが略９０°前後であるのが更に好ましい。
はＬ２の如く付着面積が小さくなり、接触角θ２は大き
くなる。更にぬれ性が低くなると、液体はＬ３のように
なって、接触角θ３は更に大きくなる。溝の埋め込みに
ついて言えば、ぬれ性が高いと、ＬＩ ′のようにメニ
スカスが出来るが、ぬれ性が低いし２′であるとほぼ水
平に良好に埋め込め、Ｌ３′の如くぬれ性がかなり低く
なると、多少凸状になるが、良好に埋め込める。ぬれ性
は、良好で平坦な埋め込みが達成できる程度に低ければ
よく、好ましいぬれ性はダミー層の材料と液相ＣＶＤ材
料の種類により変わるので一概には言えないが、一般に
は上記接触角で言って、７０°〈θ＜１１０’の範囲が
好ましく、θが略９０°前後であるのが更に好ましい。
ダミー層は、例えば液相ＣＶＤにより５ｉ０２を形成す
る場合には、ポリＳｉ（ポリシリコン）から好ましく形
成することができる。
る場合には、ポリＳｉ（ポリシリコン）から好ましく形
成することができる。
本出願の請求項２の発明において、エッチバンクの際の
ストッパー層を設けることは好ましく、液相ＣＶＤによ
りＳｉＯ□を形成する場合には、かかるストッパー層と
しては、ポリシリコンや、アモルファスシリコンから成
る層を好ましく採用できる。
ストッパー層を設けることは好ましく、液相ＣＶＤによ
りＳｉＯ□を形成する場合には、かかるストッパー層と
しては、ポリシリコンや、アモルファスシリコンから成
る層を好ましく採用できる。
また上記エッチバンクを、このストッパー層の中間で止
めて、該ストッパー層除去後はＳｉＯ２層等の液相ＣＶ
Ｄにより形成する層を基板面よりも突出させるのは好ま
しい実施の態様である。
めて、該ストッパー層除去後はＳｉＯ２層等の液相ＣＶ
Ｄにより形成する層を基板面よりも突出させるのは好ま
しい実施の態様である。
本出願の請求項１の発明によれば、開口上部にダミー層
を有する溝に液相状態の反応種を埋め込んで反応させ、
埋め込みを達成するので、オーハーグロウス部を除去し
た後、該ダミー層を除去すれば、該ダミー層の分溝の上
方に埋め込みがなされることになるので、基板のコーナ
一部が露出する問題を避けられる。かつ、ダミー層は液
相状態の反応種に対してぬれ性が低いものであるので、
平坦で良好な埋め込みが達成できる。
を有する溝に液相状態の反応種を埋め込んで反応させ、
埋め込みを達成するので、オーハーグロウス部を除去し
た後、該ダミー層を除去すれば、該ダミー層の分溝の上
方に埋め込みがなされることになるので、基板のコーナ
一部が露出する問題を避けられる。かつ、ダミー層は液
相状態の反応種に対してぬれ性が低いものであるので、
平坦で良好な埋め込みが達成できる。
本出願の請求項２の発明によれば、エッチハックにより
オーハーグロウス部の除去を達成するとともに、同時に
これにより昇温かなされ、その後大気中に取り出しても
露結が生ずることが防止できる。
オーハーグロウス部の除去を達成するとともに、同時に
これにより昇温かなされ、その後大気中に取り出しても
露結が生ずることが防止できる。
以下本出願の各発明の実施例について、図面を参照して
説明する。但し当然のことではあるが、各発明は以下述
べる実施例により限定されるものではない。
説明する。但し当然のことではあるが、各発明は以下述
べる実施例により限定されるものではない。
実施例−１
この実施例は、本出願の請求項１の発明を、半導体装置
の製造、特に、６４メガビットクラスＳＲＡＭの如き、
極微細化・集積化された半導体集積回路装置の製造に適
用し、この発明によりトレンチアイソレーション構造を
形成するようにしたものである。
の製造、特に、６４メガビットクラスＳＲＡＭの如き、
極微細化・集積化された半導体集積回路装置の製造に適
用し、この発明によりトレンチアイソレーション構造を
形成するようにしたものである。
本実施例においては、半導体基板ｌの上にダミー層を形
成する材料により膜を形成し、これにフォトリソグラフ
ィー技術により溝２を形成することによって、第１図（
ａ）に示す如く、溝２（トレンチ）の開口２１の周囲に
、液相状態の反応種に対してぬれ性の低いダミー層４を
設ける。次いで咳溝２に反応種を液相状態で埋め込み、
即ち液相ＣＶＤを行って、第１図（ｂ）のようにする。
成する材料により膜を形成し、これにフォトリソグラフ
ィー技術により溝２を形成することによって、第１図（
ａ）に示す如く、溝２（トレンチ）の開口２１の周囲に
、液相状態の反応種に対してぬれ性の低いダミー層４を
設ける。次いで咳溝２に反応種を液相状態で埋め込み、
即ち液相ＣＶＤを行って、第１図（ｂ）のようにする。
液相状態の反応種から形成された埋め込み部を、符号３
で示す。このとき本実施例では、反応種は図の如くダミ
ー層４の中間程度の深さにまで埋め込んで、埋め込み部
３とする。その後、ダミー層４をエツチング除去して、
第１図（Ｃ）の埋め込み構造を得る。本例では図の如く
埋め込みが、基板１の上面よりやや突出して形成され、
基板１のコーナ一部が出ることは防止される。
で示す。このとき本実施例では、反応種は図の如くダミ
ー層４の中間程度の深さにまで埋め込んで、埋め込み部
３とする。その後、ダミー層４をエツチング除去して、
第１図（Ｃ）の埋め込み構造を得る。本例では図の如く
埋め込みが、基板１の上面よりやや突出して形成され、
基板１のコーナ一部が出ることは防止される。
更に詳しくは本実施例では、半導体基板１としてシリコ
ン基板１を用い、液相ＣＶＤによりＳｉＯ□を形成して
これを埋め込むように構成した。
ン基板１を用い、液相ＣＶＤによりＳｉＯ□を形成して
これを埋め込むように構成した。
本実施例においては、基板１の上にＳｉＯ□に対してぬ
れ性の低いポリＳｉなどの材料によりダミー層を設け（
例えば膜厚１１００人）、０．２μｍ幅の溝２（トレン
チ）を、リソグラフィーとドライエツチングを用いて形
成する（溝２の深さは例えば１μｍとする）。
れ性の低いポリＳｉなどの材料によりダミー層を設け（
例えば膜厚１１００人）、０．２μｍ幅の溝２（トレン
チ）を、リソグラフィーとドライエツチングを用いて形
成する（溝２の深さは例えば１μｍとする）。
これにより第１図（ａ）の構造を得る。
次に液相ＣＶＤ法を用いて、この溝２を埋め込む。この
時、反応が丁度ダミー層４であるポリＳ１層の間に来る
ように、予め時間を設定しておく。
時、反応が丁度ダミー層４であるポリＳ１層の間に来る
ように、予め時間を設定しておく。
これにより第１図（ｂ）の構造を得る。
５ｒＯｚ形成のための液相ＣＶＤ法としては、具体的に
は、例えばテトラメチルシランを用いて、これを液相状
態で溝２に埋め込み、反応させて、Ｓｉｎ、化する手法
を用いることができる。
は、例えばテトラメチルシランを用いて、これを液相状
態で溝２に埋め込み、反応させて、Ｓｉｎ、化する手法
を用いることができる。
次に、ダミー層４であるポリＳｉ層を、ＫＯＨ溶液など
で除去する。これにより第１図（Ｃ）の構造を得ること
ができる。即ちこのようにすると、必ず埋め込み部３で
あるＳｉＯ□層は突出するため、前記したような基板１
のコーナーの露出が避けられ、ここムこゲート酸化膜を
形成しても、耐圧の劣化の問題は起こらない。
で除去する。これにより第１図（Ｃ）の構造を得ること
ができる。即ちこのようにすると、必ず埋め込み部３で
あるＳｉＯ□層は突出するため、前記したような基板１
のコーナーの露出が避けられ、ここムこゲート酸化膜を
形成しても、耐圧の劣化の問題は起こらない。
本実施例によれば、埋め込みＳｉＯ□が突出するので、
基板１のコーナーが出ることがなく、その後、基板１の
シリコン表面を酸化した際に、酸化膜の耐圧が劣化する
ことはない。
基板１のコーナーが出ることがなく、その後、基板１の
シリコン表面を酸化した際に、酸化膜の耐圧が劣化する
ことはない。
また、ぬれ性の低いダミー層４にすることにより、第４
図（Ａ）に示すように、埋め込み５ｉｎ２の形状を良く
することができる。ぬれ性が高いと第４図（Ｂ）のよう
にメニスカスができるのに対し、本例では第４図（Ａ）
のように良好な形状で埋め込みを達成できる。
図（Ａ）に示すように、埋め込み５ｉｎ２の形状を良く
することができる。ぬれ性が高いと第４図（Ｂ）のよう
にメニスカスができるのに対し、本例では第４図（Ａ）
のように良好な形状で埋め込みを達成できる。
実施例−２
この実施例は、本出願の請求項２の発明を具体化したも
のであり、実施例−１と同様な微細化した半導体装置の
製造の際のトレンチアイソレーション構造形成にこの発
明を具体化したものである。
のであり、実施例−１と同様な微細化した半導体装置の
製造の際のトレンチアイソレーション構造形成にこの発
明を具体化したものである。
この実施例も、シリコン基板１に形成した溝２にＳｉＯ
□を液相ＣＶＤ法で埋め込むように構成したものである
。
□を液相ＣＶＤ法で埋め込むように構成したものである
。
本実施例では、基板１の上に液相ＣＶＤで形成されたＳ
ｉＯ□のエツチングの際のストンパとなるエツチングス
ト、ブ層５を設け、これにフォトリソグラフィ技術によ
り溝２（トレンチ）を形成して第２図（ａ）のようにし
、該溝２に液相状態の反応種をマージンをみこんでオー
バーグロウスさせて埋め込んで第２図（ｂ）の構造とす
る。次いで上記に連続して、オーハーグロウス部３２を
エツチングにより除去し、第２図（ｃ）の構造とする。
ｉＯ□のエツチングの際のストンパとなるエツチングス
ト、ブ層５を設け、これにフォトリソグラフィ技術によ
り溝２（トレンチ）を形成して第２図（ａ）のようにし
、該溝２に液相状態の反応種をマージンをみこんでオー
バーグロウスさせて埋め込んで第２図（ｂ）の構造とす
る。次いで上記に連続して、オーハーグロウス部３２を
エツチングにより除去し、第２図（ｃ）の構造とする。
エツチングストップ層５を除去して、第２図（ｄ）の構
造を得る。
造を得る。
更に詳しくは本実施例では、シリコン基板１上にポリシ
リコン等のエツチングストップ層５を形成したものに、
リソグラフとドライエツチングを用いて、所望の溝２（
トレンチ）を形成する。これにより第２図（ａ）の構造
を得る。
リコン等のエツチングストップ層５を形成したものに、
リソグラフとドライエツチングを用いて、所望の溝２（
トレンチ）を形成する。これにより第２図（ａ）の構造
を得る。
次に、政情２（トレンチ）に液相ＣＶＤで、例えばＳｉ
ｎ、を埋め込む。この具体的手法は、例えば実施例〜１
で説明したものを用いることができる。
ｎ、を埋め込む。この具体的手法は、例えば実施例〜１
で説明したものを用いることができる。
次に本実施例では、ゲートバルブを介して連続的に設け
られたエッチバンク室にて、上記構造をエッチバンクす
る。例えば、次の条件でエッチバンクする。
られたエッチバンク室にて、上記構造をエッチバンクす
る。例えば、次の条件でエッチバンクする。
使用ガス系： ＣＨＦ５＝ ５０ＳＣＣＭ圧 カ
ニ２Ｐａ ＨＦ電 カニ ０．２３Ｗ ／ ａｌｌこの条件であれ
ば、エッチストップ層５が例えばポリシリコンから成る
ものであれば、充分な選択比をとってエッチハックでき
る。またエッチバンクの終点は、ＳｉＦ“の発光をモニ
ターすることにより、判定できる。かつ、半導体基板１
の温度は、プラズマによる加熱で言うまでもなく充分上
がっており、露結を防止できる。
ニ２Ｐａ ＨＦ電 カニ ０．２３Ｗ ／ ａｌｌこの条件であれ
ば、エッチストップ層５が例えばポリシリコンから成る
ものであれば、充分な選択比をとってエッチハックでき
る。またエッチバンクの終点は、ＳｉＦ“の発光をモニ
ターすることにより、判定できる。かつ、半導体基板１
の温度は、プラズマによる加熱で言うまでもなく充分上
がっており、露結を防止できる。
次に、エツチングストップ層５であるポリシリコン等の
層をＫＯＨ水溶液などで除去する。これにより第２図（
ｄ）の構造が得られる。本実施例によれば、形成された
ＳｉＯ□は突出する形になるため、前述した第１の問題
点による耐圧劣化の問題も起こらない。
層をＫＯＨ水溶液などで除去する。これにより第２図（
ｄ）の構造が得られる。本実施例によれば、形成された
ＳｉＯ□は突出する形になるため、前述した第１の問題
点による耐圧劣化の問題も起こらない。
本実施例によれば、液相ＣＶＤによる堆積に引き続いて
、オーバーグロウス部３２である余分なＳｉＯ□を除去
するので、充分マージンをとって液相ＣＶＤをオーハー
グロウスさせても何ら問題はなく、よって余裕をもった
液相ＣＶＤができる。がっ、該オーハーグロウス部３２
を除去する際に、そのためのエッチバンクが露結防止の
加熱も兼ねられる。
、オーバーグロウス部３２である余分なＳｉＯ□を除去
するので、充分マージンをとって液相ＣＶＤをオーハー
グロウスさせても何ら問題はなく、よって余裕をもった
液相ＣＶＤができる。がっ、該オーハーグロウス部３２
を除去する際に、そのためのエッチバンクが露結防止の
加熱も兼ねられる。
更に本実施例では特に、エッチバンクでＳｉＯ２を除去
し、かつエツチングストップ層５を設けているので、同
しく、エッチバンクのマージンが広いし、またＳｉＯ□
層を突出させることができるため、基板１のコーナーの
突出が避けられ、これによる問題をも防止できる。
し、かつエツチングストップ層５を設けているので、同
しく、エッチバンクのマージンが広いし、またＳｉＯ□
層を突出させることができるため、基板１のコーナーの
突出が避けられ、これによる問題をも防止できる。
更にまた、連続のマルチチェンバーにすれば、スループ
ットの向上も可能である。
ットの向上も可能である。
上述の如く、本出願の請求項１の発明によれば、基板の
コーナ一部が露出することを防ぎ、コーナ一部露出に伴
う問題点を解決した、液相ＣＶＤ法を用いた半導体装置
の製造方法を提供することができ、請求項２の発明によ
れば、液相ＣＶＤを行った後大気中に取り出す際も、露
結の問題を解決した、液相ＣＶＤ法を用いた半導体装置
の製造方法を提供することができ、いずれも液相ＣＶＤ
技術の実用上の問題点を解決するものである。
コーナ一部が露出することを防ぎ、コーナ一部露出に伴
う問題点を解決した、液相ＣＶＤ法を用いた半導体装置
の製造方法を提供することができ、請求項２の発明によ
れば、液相ＣＶＤを行った後大気中に取り出す際も、露
結の問題を解決した、液相ＣＶＤ法を用いた半導体装置
の製造方法を提供することができ、いずれも液相ＣＶＤ
技術の実用上の問題点を解決するものである。
第１図（ａ）〜（Ｃ）及び第２図（ａ） 〜（ｄ）は、
各々実施例−１及び実施例−２の工程を被堆積材料の断
面図で順に示したものである。第３図（ａ）（ｂ）は問
題点を示す図である。第４図（Ａ）（Ｂ）は実施例−１
の作用を説明する比較対照図である。第５図は、ぬれ性
の説明図である。 ■・・・半導体基板、２・・・溝（トレンチ）、３・・
・埋め込み部、４・・・ダミー層。 問題声、Σ示Ｗ図 第３図 洟゛艶發り−２の工脛 第２図 （Ａ） 大Ｚ叶ｉ１タリー１σ）１ 第４ （Ｂ） π用ｎ Ｓ Ｅ１月Ｅａ 図
各々実施例−１及び実施例−２の工程を被堆積材料の断
面図で順に示したものである。第３図（ａ）（ｂ）は問
題点を示す図である。第４図（Ａ）（Ｂ）は実施例−１
の作用を説明する比較対照図である。第５図は、ぬれ性
の説明図である。 ■・・・半導体基板、２・・・溝（トレンチ）、３・・
・埋め込み部、４・・・ダミー層。 問題声、Σ示Ｗ図 第３図 洟゛艶發り−２の工脛 第２図 （Ａ） 大Ｚ叶ｉ１タリー１σ）１ 第４ （Ｂ） π用ｎ Ｓ Ｅ１月Ｅａ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板に溝を形成し、該溝を反応種を液相状態
にして埋め込む工程を備える液相ＣＶＤ法を用いた半導
体装置の製造方法であって、該溝の開口の周囲には前記
液相状態の反応種に対してぬれ性の低いダミー層を設け
て前記埋め込みを行うことを特徴とする液相ＣＶＤ法を
用いた半導体装置の製造方法。 ２、半導体基板に溝を形成し、該溝を反応種を液相状態
にして埋め込む工程を備える液相ＣＶＤ法を用いた半導
体装置の製造方法であって、前記埋め込みに引き続き、
連続的に、反応種のオーバーグロウス部をエッチバック
することを特徴とする液相ＣＶＤ法を用いた半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223678A JPH04106954A (ja) | 1990-08-24 | 1990-08-24 | 液相ｃｖｄ法を用いた半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2223678A JPH04106954A (ja) | 1990-08-24 | 1990-08-24 | 液相ｃｖｄ法を用いた半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04106954A true JPH04106954A (ja) | 1992-04-08 |
Family
ID=16801936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2223678A Pending JPH04106954A (ja) | 1990-08-24 | 1990-08-24 | 液相ｃｖｄ法を用いた半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04106954A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07201979A (ja) * | 1993-12-23 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | 半導体デバイスおよび集積回路デバイスの形成方法 |
| US5445989A (en) * | 1994-08-23 | 1995-08-29 | United Microelectronics Corp. | Method of forming device isolation regions |
| US5453395A (en) * | 1994-03-21 | 1995-09-26 | United Microelectronics Corp. | Isolation technology using liquid phase deposition |
| US5561076A (en) * | 1992-04-02 | 1996-10-01 | Nec Corporation | Method of fabricating an isolation region for a semiconductor device using liquid phase deposition |
| US6514801B1 (en) | 1999-03-30 | 2003-02-04 | Seiko Epson Corporation | Method for manufacturing thin-film transistor |
| US6593591B2 (en) | 1996-05-15 | 2003-07-15 | Seiko Epson Corporation | Thin film device provided with coating film, liquid crystal panel and electronic device, and method the thin film device |
-
1990
- 1990-08-24 JP JP2223678A patent/JPH04106954A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561076A (en) * | 1992-04-02 | 1996-10-01 | Nec Corporation | Method of fabricating an isolation region for a semiconductor device using liquid phase deposition |
| JPH07201979A (ja) * | 1993-12-23 | 1995-08-04 | Internatl Business Mach Corp <Ibm> | 半導体デバイスおよび集積回路デバイスの形成方法 |
| EP0660390A3 (en) * | 1993-12-23 | 1997-07-09 | Ibm | Isolation structure using a deposition of glid from the liquid phase. |
| US5453395A (en) * | 1994-03-21 | 1995-09-26 | United Microelectronics Corp. | Isolation technology using liquid phase deposition |
| US5445989A (en) * | 1994-08-23 | 1995-08-29 | United Microelectronics Corp. | Method of forming device isolation regions |
| US6593591B2 (en) | 1996-05-15 | 2003-07-15 | Seiko Epson Corporation | Thin film device provided with coating film, liquid crystal panel and electronic device, and method the thin film device |
| US6514801B1 (en) | 1999-03-30 | 2003-02-04 | Seiko Epson Corporation | Method for manufacturing thin-film transistor |
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