JPH0410746B2 - - Google Patents
Info
- Publication number
- JPH0410746B2 JPH0410746B2 JP60033817A JP3381785A JPH0410746B2 JP H0410746 B2 JPH0410746 B2 JP H0410746B2 JP 60033817 A JP60033817 A JP 60033817A JP 3381785 A JP3381785 A JP 3381785A JP H0410746 B2 JPH0410746 B2 JP H0410746B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- film
- polycrystalline silicon
- conductivity type
- silicon film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は相補型MOS半導体装置に関し、特に
半導体装置の素子分離領域の形成方法に関する。
半導体装置の素子分離領域の形成方法に関する。
相補型MOS（以下CMOSと略記する）半導体装
置においては、nMOSFET側に生じる寄生縦型
npnトランジスタ及びpMOSFETとnMOSFETの
間に生じる寄生の横型トランジスタにより寄生サ
イリスタが構成されることから、ラツチアツプが
発生する。第３図は従来のCMOS半導体装置の
断面図であるが、この欠点を防止するため、選択
酸化法を用いた従来例では、図示するようにｐウ
エル１０をはさんだｐ型領域（n+拡散層１１）
とｎ型領域（p+拡散層１２）をできるだけ離し
て配置する必要があつた。
置においては、nMOSFET側に生じる寄生縦型
npnトランジスタ及びpMOSFETとnMOSFETの
間に生じる寄生の横型トランジスタにより寄生サ
イリスタが構成されることから、ラツチアツプが
発生する。第３図は従来のCMOS半導体装置の
断面図であるが、この欠点を防止するため、選択
酸化法を用いた従来例では、図示するようにｐウ
エル１０をはさんだｐ型領域（n+拡散層１１）
とｎ型領域（p+拡散層１２）をできるだけ離し
て配置する必要があつた。
一方、各導電型領域内に形成された素子間を分
離するに際しても、従来の選択酸化法を用いた場
合には、バーズ・ビークの発生により微細化が制
限される。このため、近年、半導体基板表面に溝
を形成し、これを絶縁膜で埋め込んで素子間分離
を行なう方法が提案されている。ところが、従来
述べられている溝分離法は、ウエル分離のために
必要とされる深い溝と、素子間分離のための浅く
広い溝に関して、それぞれ別個に論じられてお
り、同一半導体基板上に深さの異なる２種類の溝
を共に形成する方法に関しては知見がなかつた。
離するに際しても、従来の選択酸化法を用いた場
合には、バーズ・ビークの発生により微細化が制
限される。このため、近年、半導体基板表面に溝
を形成し、これを絶縁膜で埋め込んで素子間分離
を行なう方法が提案されている。ところが、従来
述べられている溝分離法は、ウエル分離のために
必要とされる深い溝と、素子間分離のための浅く
広い溝に関して、それぞれ別個に論じられてお
り、同一半導体基板上に深さの異なる２種類の溝
を共に形成する方法に関しては知見がなかつた。
CMOSにおいて、装置の微細化を一層進める
には、前記の２種類の分離溝を同一半導体基板上
に共に配置することが有効である。しかし、この
場合、次に示すような問題点がある。
には、前記の２種類の分離溝を同一半導体基板上
に共に配置することが有効である。しかし、この
場合、次に示すような問題点がある。
すなわち、ウエル分離のために用いる溝はウエ
ルよりも深く形成する必要があり、この深い溝を
埋め込むためには被覆性の良好な堆積被膜を用い
ることが重要である。この要求を満たすものとし
て、従来は多結晶シリコンが用いられている。一
方、素子間分離のための浅い溝は一般に複雑な形
状を有し、かつ、比較的広い幅をもつため、この
材料を用いて前記の２種類の溝を同時に埋め込む
ことは工程上非常に困難であつた。
ルよりも深く形成する必要があり、この深い溝を
埋め込むためには被覆性の良好な堆積被膜を用い
ることが重要である。この要求を満たすものとし
て、従来は多結晶シリコンが用いられている。一
方、素子間分離のための浅い溝は一般に複雑な形
状を有し、かつ、比較的広い幅をもつため、この
材料を用いて前記の２種類の溝を同時に埋め込む
ことは工程上非常に困難であつた。
本発明の目的は、上記のCMOS特有のラツチ
アツプを防止し、かつ高集積度を有するCMOS
半導体装置の製造方法を提供することにある。
アツプを防止し、かつ高集積度を有するCMOS
半導体装置の製造方法を提供することにある。
本発明は、第１導電型の半導体基板上に多結晶
シリコン膜を堆積し、半導体基板に設けた第２導
電型領域との境界に沿つて多結晶シリコン膜及び
半導体基板をエツチングして深い溝を形成し、こ
の上にテトラエチルオルト珪酸を原材料とする絶
縁膜を堆積し、多結晶シリコン膜が露出するまで
除去することで深い溝を絶縁膜で埋設する。
シリコン膜を堆積し、半導体基板に設けた第２導
電型領域との境界に沿つて多結晶シリコン膜及び
半導体基板をエツチングして深い溝を形成し、こ
の上にテトラエチルオルト珪酸を原材料とする絶
縁膜を堆積し、多結晶シリコン膜が露出するまで
除去することで深い溝を絶縁膜で埋設する。
更に、第１導電型及び第２導電型領域の表面を
多結晶シリコンと共にエツチングして浅い溝を形
成し、この上にボロンリンガラスを堆積し、多結
晶シリコン膜が露出するまで除去することで浅い
溝をボロリンガラスで埋設する工程を備えてい
る。
多結晶シリコンと共にエツチングして浅い溝を形
成し、この上にボロンリンガラスを堆積し、多結
晶シリコン膜が露出するまで除去することで浅い
溝をボロリンガラスで埋設する工程を備えてい
る。
このように、半導体基板に深い溝と浅い溝を形
成し、テトラエチルオルト珪酸を原材料とする絶
縁膜及びボロンリンガラスを堆積しかつ同一の多
結晶シリコン膜をエツチングストツパに利用して
これらを除去することで、絶縁膜及びボロンリン
ガラスを深い溝と浅い溝に夫々選択的に埋設する
ことが可能となり、CMOS半導体装置に発生す
る寄生サイリスタの生成によるラツチアツプを防
止したCMOS半導体装置の製造が可能とされる。
成し、テトラエチルオルト珪酸を原材料とする絶
縁膜及びボロンリンガラスを堆積しかつ同一の多
結晶シリコン膜をエツチングストツパに利用して
これらを除去することで、絶縁膜及びボロンリン
ガラスを深い溝と浅い溝に夫々選択的に埋設する
ことが可能となり、CMOS半導体装置に発生す
る寄生サイリスタの生成によるラツチアツプを防
止したCMOS半導体装置の製造が可能とされる。
以下、図面を参照して本発明の実施例を説明す
る。
る。
第１実施例：
第１図は本発明のCMOS半導体装置の第１実
施例の概略断面図である。本実施例ではｎ型シリ
コン基板１の上にｐウエル１０を形成し、この中
にn+拡散層１１を設け、また、ｎ型シリコン基
板１内にp+拡散層１２を設け、さらにアイソレ
ーシヨンの目的でｐウエル１０とｎ型シリコン基
板１の境界領域に深い分離溝５を設け、さらに基
板１およびｐウエル１０の上面に形成された素子
間を分離するため浅い溝７を形成し、深い分離溝
５にはテトラエチルオルト珪酸を用いて成長した
酸化膜（以下、TEOS膜という）６で埋め、浅い
溝７はボロンリンガラス（以下、BPSGという）
８で埋めた構成となつている。
施例の概略断面図である。本実施例ではｎ型シリ
コン基板１の上にｐウエル１０を形成し、この中
にn+拡散層１１を設け、また、ｎ型シリコン基
板１内にp+拡散層１２を設け、さらにアイソレ
ーシヨンの目的でｐウエル１０とｎ型シリコン基
板１の境界領域に深い分離溝５を設け、さらに基
板１およびｐウエル１０の上面に形成された素子
間を分離するため浅い溝７を形成し、深い分離溝
５にはテトラエチルオルト珪酸を用いて成長した
酸化膜（以下、TEOS膜という）６で埋め、浅い
溝７はボロンリンガラス（以下、BPSGという）
８で埋めた構成となつている。
第２図ａ〜ｉは、本実施例の形成工程を示す断
面図である。
面図である。
第２図ａに示すように、ｎ型シリコン基板１を
熱酸化することにより基板１の表面上に二酸化シ
リコン膜２を形成し、化学気相成長法によつて多
結晶シリコン膜３を成長させた後、レジスト４を
パターニングする。
熱酸化することにより基板１の表面上に二酸化シ
リコン膜２を形成し、化学気相成長法によつて多
結晶シリコン膜３を成長させた後、レジスト４を
パターニングする。
次に、第２図ｂに示すように、通常の反応性イ
オンエツチング法により、前記レジストパターン
４をマスクとして、露出している多結晶シリコン
膜３及びｎ型シリコン基板１に深さ４ないし5μ
ｍの溝５を形成し、その後レジスト４を除去し、
熱酸化により溝５の内面及び基板表面上に二酸化
シリコン膜２を形成する。
オンエツチング法により、前記レジストパターン
４をマスクとして、露出している多結晶シリコン
膜３及びｎ型シリコン基板１に深さ４ないし5μ
ｍの溝５を形成し、その後レジスト４を除去し、
熱酸化により溝５の内面及び基板表面上に二酸化
シリコン膜２を形成する。
次に、第２図ｃに示すように、溝５内及び基板
表面上に化学気相成長法によりTEOS膜６を堆積
する。その後、通常のトリフルオルメタンを用い
る異方性エツチング（以下、RIEという）によ
り、基板表面上のTEOS膜６を選択的に除去し、
溝５内にのみTEOS膜６が埋め込まれた構造を得
る。
表面上に化学気相成長法によりTEOS膜６を堆積
する。その後、通常のトリフルオルメタンを用い
る異方性エツチング（以下、RIEという）によ
り、基板表面上のTEOS膜６を選択的に除去し、
溝５内にのみTEOS膜６が埋め込まれた構造を得
る。
次に、第２図ｄに示すように、深い溝５で分離
された各導電型領域の素子間分離領域のみを露出
するようなレジストパターン４を形成する。その
後、レジストパターン４をマスクとして、露出し
ている多結晶シリコン３及びシリコン基板１に、
RIEにより深さ１〜1.5μｍ程度の浅い溝７を形成
する。次いでレジスト４を除去し、溝７の内面及
び基板表面上に熱酸化により二酸化シリコン膜２
を形成して第２図ｅに示す構造を得る。
された各導電型領域の素子間分離領域のみを露出
するようなレジストパターン４を形成する。その
後、レジストパターン４をマスクとして、露出し
ている多結晶シリコン３及びシリコン基板１に、
RIEにより深さ１〜1.5μｍ程度の浅い溝７を形成
する。次いでレジスト４を除去し、溝７の内面及
び基板表面上に熱酸化により二酸化シリコン膜２
を形成して第２図ｅに示す構造を得る。
次に、第２図ｆに示すように、浅い溝７及び基
板表面上にBPSG８を堆積した後、窒素ガス中で
アニールを行ない、このBPSG膜８をリフローす
る。その後、通常のRIEにより、基板表面上の
BPSG膜８を選択的に除去し、溝７内にのみ
BPSG膜が、また溝５内にTEOS膜が埋め込まれ
た構造第２図ｇを得る。次に、第２図ｈに示すよ
うに、基板表面上に残存する多結晶シリコン膜３
及び二酸化シリコン膜２を除去し、その後の熱酸
化により第２図ｉに示す構造が得られる。
板表面上にBPSG８を堆積した後、窒素ガス中で
アニールを行ない、このBPSG膜８をリフローす
る。その後、通常のRIEにより、基板表面上の
BPSG膜８を選択的に除去し、溝７内にのみ
BPSG膜が、また溝５内にTEOS膜が埋め込まれ
た構造第２図ｇを得る。次に、第２図ｈに示すよ
うに、基板表面上に残存する多結晶シリコン膜３
及び二酸化シリコン膜２を除去し、その後の熱酸
化により第２図ｉに示す構造が得られる。
以上説明したように、本発明は相補型MOS半
導体装置において必要とされるウエル分離のため
の深い溝と、素子間分離を行うための浅い溝を
夫々選択的に形成し、かつ同一の多結晶シリコン
膜をエツチングストツパに利用して各溝にテトラ
エチルオルト珪酸を原材料とする絶縁膜及びボロ
ンリンガラスを夫々埋設させるので、少ない工程
でウエル分離と素子間分離の各溝を形成すること
が可能となる。
導体装置において必要とされるウエル分離のため
の深い溝と、素子間分離を行うための浅い溝を
夫々選択的に形成し、かつ同一の多結晶シリコン
膜をエツチングストツパに利用して各溝にテトラ
エチルオルト珪酸を原材料とする絶縁膜及びボロ
ンリンガラスを夫々埋設させるので、少ない工程
でウエル分離と素子間分離の各溝を形成すること
が可能となる。
又、このウエル分離と素子間分離によつて、こ
れらの領域を従来に比べ大幅に縮小でき、
CMOS半導体装置の高密度、高集積化が実現で
きることは言うまでもない。
れらの領域を従来に比べ大幅に縮小でき、
CMOS半導体装置の高密度、高集積化が実現で
きることは言うまでもない。
第１図は、本発明のCMOS半導体装置の第１
の実施例の縦断面図、第２図ａ〜ｉは、第１実施
例の形成工程断面図、第３図は従来例の断面図で
ある。 １……ｎ型シリコン基板、２……二酸化シリコ
ン膜、３……多結晶シリコン膜、４……レジス
ト、５……深い分離溝、６……TEOSによる酸化
膜、７……浅い分離溝、８……ボロンリンガラス
膜、９……窒化シリコン膜、１０……ｐウエル、
１１……n+拡散層、１２……p+拡散層。
の実施例の縦断面図、第２図ａ〜ｉは、第１実施
例の形成工程断面図、第３図は従来例の断面図で
ある。 １……ｎ型シリコン基板、２……二酸化シリコ
ン膜、３……多結晶シリコン膜、４……レジス
ト、５……深い分離溝、６……TEOSによる酸化
膜、７……浅い分離溝、８……ボロンリンガラス
膜、９……窒化シリコン膜、１０……ｐウエル、
１１……n+拡散層、１２……p+拡散層。
Claims (1)
- １ 第１導電型半導体基板内に、第２導電型ウエ
ル領域を有し、かつこれら半導体基板及びウエル
領域の表面に素子を形成してなる相補型MOS半
導体装置の製造方法において、前記半導体基板上
に多結晶シリコン膜を堆積する工程と、パターン
形成されたマスクを利用して前記第１導電型と第
２導電型領域の境界に沿つて前記多結晶シリコン
膜及び半導体基板をエツチングして半導体基板に
深い溝を形成する工程と、この深い溝の内面を含
む前記半導体基板上にテトラエチルオルト珪酸を
原材料とする絶縁膜を堆積する工程と、前記多結
晶シリコン膜の表面が露出するまで前記絶縁膜を
除去する工程と、パターン形成されたマスクを利
用して前記第１導電型及び第２導電型領域上の前
記多結晶シリコン膜及び半導体基板をエツチング
して前記半導体基板に浅い溝を形成する工程と、
この浅い溝を含む半導体基板上にボロンリンガラ
ス膜を堆積する工程と、このボロンリンガラス膜
を前記多結晶シリコン膜が露出するまで除去する
工程と、その後に前記多結晶シリコン膜を除去す
る工程とを含むことを特徴とする相補型MOS半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033817A JPS61194767A (ja) | 1985-02-22 | 1985-02-22 | 相補型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033817A JPS61194767A (ja) | 1985-02-22 | 1985-02-22 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61194767A JPS61194767A (ja) | 1986-08-29 |
| JPH0410746B2 true JPH0410746B2 (ja) | 1992-02-26 |
Family
ID=12397029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033817A Granted JPS61194767A (ja) | 1985-02-22 | 1985-02-22 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194767A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07112006B2 (ja) * | 1988-05-02 | 1995-11-29 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE3900769A1 (de) * | 1989-01-12 | 1990-08-09 | Fraunhofer Ges Forschung | Integrierte schaltung mit zumindest einem n-kanal-fet und zumindest einem p-kanal-fet |
| JPH0779127B2 (ja) * | 1989-12-27 | 1995-08-23 | 株式会社半導体プロセス研究所 | 半導体装置の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57113248A (en) * | 1980-12-29 | 1982-07-14 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5864044A (ja) * | 1981-10-14 | 1983-04-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58197841A (ja) * | 1982-05-14 | 1983-11-17 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS58220443A (ja) * | 1982-06-16 | 1983-12-22 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5984572A (ja) * | 1982-11-08 | 1984-05-16 | Nec Corp | 半導体装置 |
-
1985
- 1985-02-22 JP JP60033817A patent/JPS61194767A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61194767A (ja) | 1986-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100227766B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US5298450A (en) | Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits | |
| US5084402A (en) | Method of fabricating a semiconductor substrate, and semiconductor device, having thick oxide films and groove isolation | |
| EP0055521B1 (en) | Method of filling a groove in a semiconductor substrate | |
| EP0091507B1 (en) | Method of manufacturing a semi-conductor device comprising dielectric isolation regions | |
| US6844223B2 (en) | Semiconductor device having silicon on insulator and fabricating method therefor | |
| JPS6348180B2 (ja) | ||
| KR100273615B1 (ko) | 반도체장치및그제조방법 | |
| EP0884774A2 (en) | Method for manufacturing a semiconductor device with an isolation trench | |
| US4609934A (en) | Semiconductor device having grooves of different depths for improved device isolation | |
| US5065217A (en) | Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits | |
| JPH07106412A (ja) | 半導体装置およびその製造方法 | |
| JP3173430B2 (ja) | 半導体装置の製造方法 | |
| US6872632B2 (en) | Method of fabricating semiconductor device | |
| JPH0410746B2 (ja) | ||
| JP3719854B2 (ja) | 半導体装置の製造方法 | |
| JPS61289642A (ja) | 半導体集積回路装置の製造方法 | |
| EP0236811B1 (en) | Method of manufacturing semiconductor device | |
| KR100204418B1 (ko) | 반도체 소자 분리방법 | |
| JPS62213258A (ja) | 半導体装置の製造方法 | |
| JPS6025247A (ja) | 半導体装置の製造方法 | |
| JP2004260151A (ja) | 半導体装置の製造方法 | |
| JPS62120040A (ja) | 半導体装置の製造方法 | |
| KR970009273B1 (ko) | 반도체소자의 필드산화막 제조방법 | |
| JPS60244036A (ja) | 半導体装置とその製造方法 |