JPH04107729A - 演算回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算回路装置に関する。

〔従来の技術〕

従来、演算を行う回路の入力から出力酸での過程は、ク
ロックに同期して入力データのラッチ動作などや、入力
データの処理を行い、出力のタイミングはこのクロック
に同期させていた。

次に従来の除算回路中の演算終了検出回路の場合につい
て図面を参照して説明する。第２図は従来の除算回路の
ブロック図である。

第２図において、本演算回路は、セレクタ１と、入力ラ
ッチ２と、加減算回路３と、除数ラッチ４と、出力制御
回路７と、カウンタ８と、コンパレータ９と、シフトレ
ジスタ１０と、加減算制御回路１１と、Ｑ（商）レジス
タ１２と、インバータ２０とを備え、除数、被除数が入
力され、クロックに応じて動作し、除算結果が出力され
る。

除算回路は除数のビット数分の加減算をしなければなら
ないが、被除数をＸ、除数をＹ、商をＱ、各ビットをｑ
、とすると、次の順序で処理される。

■　Ｘ−Ｙを計算し、負になればＹを加えて部分剰余と
する。正であれば、この結果を部分剰余とする。

■　部分剰余を左に１桁シフトし、Ｙを引く。

結果が正またはＯであれば、この結果を新しい部分剰余
とし、ｑ＋　＝１とする。結果が負であれば、Ｙを加え
て新しい部分剰余とし、ｑ＋＝０とする。

■　■の操作をｎ回反復して、順次得られたｑｌを各桁
として商Ｑ、及び最終部分剰余ｒ、ｌの２　倍として剰
余Ｒ，を求める。

ここで、除数はシフトレジスタ１０にロードされ、被除
数は入力ラッチ２の入力段に保持される。

加減算回路３は加減算制御回路１１より出力される制御
信号で減算を行い、その結果のＭＳＢより被除数に対し
て以下の処理を行う、負の場合は除数を左シフト、被除
数を減じ、その結果が正の場合はこの結果を新しい部分
剰余としｑ、を１とする。また、負であれば被除数を加
えて新しい部分剰余とし、ｑ＋を０とする。被除数がｎ
ビットであれば０回この操作を繰り返し、終了した時の
ｑ（ｉ＝０〜ｎ）がＱであり除算結果である。以上が従
来のクロックに同期していた場合の除算回路の処理過程
である。

〔発明が解決しようとする課題〕

前述した従来のタロツクによる制御では、演算回路の出
力が確定した後に、クロックに同期してラッチ２などが
その出力値を取り込み、次の処理過程へ移る。ただし、
この場合の出力が確定した時点というのは、演算回路中
のゲートによる遅延などを考慮して設定するものである
。よって、論理的には何等の演算回路であっても論理ゲ
ートの遅延時間が異なる場合などには、クロックの同期
の調整が必要であるという欠点があり、ＬＳＩ中の演算
回路などは製造プロセスや製造条件等の違いから動作速
度が異なっているものに対しても、クロック等の調整が
必要であるという欠点がある。また、回路を構成する素
子の製造上のばらつきや、動作環境を考慮し、通常クロ
ック周期は大きめに設定される。このため、演算回路全
体の処理速度を、実力値まで十分に引き上げることがで
きないという欠点があった。

本発明の目的は、クロックの調整を必要とせず、処理速
度を引き上げるようにした演算回路装置を提供すること
にある。

〔課題を解決するための手段〕

本発明の演算回路装置の構成は、演算回路と、この演算
回路と同様な回路構成を有し、かつ入力データのパター
ンが実処理時間を要するものに固定され、かつ常にキャ
リーまたはボローが発生するものに固定されている演算
終了検出回路と、前記演算終了検出回路のキャリーまた
はボロー信号により演算結果の出力を有効とする手段と
が設けられていることを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の演算回路装置の除算回路を
示すブロック図である。

第１図において、本実施例の演算回路装置は、第２図の
回路ブロックに、演算終了検出回路６゜入力制御回路５
等が付加されており、第２図と同符号のブロックは同様
な機能のブロックを示している。

第１図において、本実施例のセレクタ１は、除算の１ス
テツプ後の出力を入力とする場合と初期値の入力とする
場合とを切り換えるための回路である。入力ラッチ２は
、入力側のラッチであり、演算終了検出回路６の演算終
了の信号によってラッチされる。加減算回路３は、加減
算制御回路１１からの信号によって演算回路と加算回路
とに切り換わる。減算が加算かを決めるのは、現在のス
テップにおいて最初に行われる減算の結果が負になれば
減算を行う、除数ラッチ４は、除数を保持するラッチで
あり、０回のループが終了していない場合はセレクタ１
の入力段がこの出力をセレクトし、前ステップの演算が
終了した場合は入力制御回路５が外部側からの入力を選
択する。演算終了検出回路６は加減算回路３とまったく
同じ回路であり、その入力は加算においてすべてのビッ
トに渡ってキャリーが走るようなパターンに固定されて
いる。カウンタ８は演算終了検出回路６から出力される
信号によってステップ毎にカウントアツプされコンパレ
ータ９に保存されている値と一致するとクリアーされる
。出力制御回路７はｎステップ終了後に加減算回路３の
データをラッチし、入力イネーブル信号をアクティブと
し、入力を許可する。シフトレジスタ１０は、部分剰余
をシフトするためのレジスタ、Ｑレジスタ１２は各ステ
ップで求まる商の各ビットを保持するレジスタである。

〔発明の効果〕

以上説明したように、本発明は、演算回路と同様の回路
構成である演算終了検出回路とを有する事によって、処
理時間をクロックによって管理する必要がなく、異なる
動作速度の素子で構成されている演算処理回路であって
も無調整で最適な動作速度の演算処理ができるという効
果があり、また回路自体が最適化されな最短処理速度を
見つけ、その処理速度で動作するため、演算処理回路を
含むシステムを設計する場合に、演算処理回路部分のク
リティカルなタイミングを考慮する必要が無く、設計が
簡単になるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の演算回路装置のブロック図
、第２図は従来の除算回路のブロック図である。 １・・・セレクタ、２・・・入力ラッチ、３・・・加減
算回路、４・・・除数ラッチ、５・・・入力制御回路、
６・・・演算終了検出回路、７・・・出力制御回路、８
・・・カウンタ、９・・・コンパレータ、１０・・・シ
フトレジスタ、１１・・・加減算制御回路、１２・・・
Ｑレジスタ、２０・・・インバータ。

Claims (1)

【特許請求の範囲】
1. 演算回路と、この演算回路と同様な回路構成を有し、か
   つ入力データのパターンが長処理時間を要するものに固
   定され、かつ常にキャリーまたはボローが発生するもの
   に固定されている演算終了検出回路と、前記演算終了検
   出回路のキャリーまたはボロー信号により演算結果の出
   力を有効とする手段とが設けられていることを特徴とす
   る演算回路装置。