JPS588353A - 乗算装置 - Google Patents
乗算装置Info
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- JPS588353A JPS588353A JP56105388A JP10538881A JPS588353A JP S588353 A JPS588353 A JP S588353A JP 56105388 A JP56105388 A JP 56105388A JP 10538881 A JP10538881 A JP 10538881A JP S588353 A JPS588353 A JP S588353A
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- Japan
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は２進乗算装健に関する。
従来より、２進数の乗算を行うための装置としてさまざ
まな構成の本のが提案されているが、特に最近の乗算装
置において高速処理を行う場合にしばしば採用されてい
る構成が、ブース（Ｂｏｏｔｈ）のアルゴリズム等によ
り一度に多数の部分積を発生させこれをキャリーセーブ
アダーをツリー状に接続した多入力加算器により加算す
る構成である。
まな構成の本のが提案されているが、特に最近の乗算装
置において高速処理を行う場合にしばしば採用されてい
る構成が、ブース（Ｂｏｏｔｈ）のアルゴリズム等によ
り一度に多数の部分積を発生させこれをキャリーセーブ
アダーをツリー状に接続した多入力加算器により加算す
る構成である。
第１図を参照すると従来の乗算装置は、７２ビツトの被
乗数を格納するレジスタｌ、２８ビットの乗数を格納す
るレジスタ２．咳レジスタ２からの乗数を下位から順に
処理されるビット毎に選択出力する切替回路３、前記レ
ジスタｌおよび前記切替回路３からの出力に基づいてブ
ース（１３ｏｏ ｔ ｈ ）のアルゴリズムを用いた部
分積を生成し出力線１０１．１０２．・・、１０５およ
び１０６に出力する乗算器４，５，６，７，８．および
９．この乗算器４−９からの部分・積−を加算するキャ
リー・セーブ・アダー（以下Ｃ８Ａ）１０および１１．
これらのＣ８ＡＩＯおよび１１からの加算結果のうちの
桁上げ信号を格納するレジスタ１６および１８．前記加
算結果のうちの和信号を格納するレジスタ１７および１
９．これらレジスタ１６．１７．１ｇ。
乗数を格納するレジスタｌ、２８ビットの乗数を格納す
るレジスタ２．咳レジスタ２からの乗数を下位から順に
処理されるビット毎に選択出力する切替回路３、前記レ
ジスタｌおよび前記切替回路３からの出力に基づいてブ
ース（１３ｏｏ ｔ ｈ ）のアルゴリズムを用いた部
分積を生成し出力線１０１．１０２．・・、１０５およ
び１０６に出力する乗算器４，５，６，７，８．および
９．この乗算器４−９からの部分・積−を加算するキャ
リー・セーブ・アダー（以下Ｃ８Ａ）１０および１１．
これらのＣ８ＡＩＯおよび１１からの加算結果のうちの
桁上げ信号を格納するレジスタ１６および１８．前記加
算結果のうちの和信号を格納するレジスタ１７および１
９．これらレジスタ１６．１７．１ｇ。
および１９の内容を加算するツリー状のＣ３Ａ１２゜１
３．１４．および１５．最終段のＣ８ＡＩ５の出力のう
ちの桁上げ信号を格納するレジスタ２０．和信号を格納
するレジスタ２１．これらのレジスタ２０および２１の
内容を加算する加算器２２および２３．フリップ・フロ
ップ２４．およびレジスタ２５から構成されている。
３．１４．および１５．最終段のＣ８ＡＩ５の出力のう
ちの桁上げ信号を格納するレジスタ２０．和信号を格納
するレジスタ２１．これらのレジスタ２０および２１の
内容を加算する加算器２２および２３．フリップ・フロ
ップ２４．およびレジスタ２５から構成されている。
第１図および第３図を参照すると、この装置の動作にお
いてはレジスタ１および回路３からの内容の部分積を乗
算器４から９でとったあと、加算器１０および１１で部
分積を加算しレジスタ１６゜１７．１８．および１９に
格納する。
いてはレジスタ１および回路３からの内容の部分積を乗
算器４から９でとったあと、加算器１０および１１で部
分積を加算しレジスタ１６゜１７．１８．および１９に
格納する。
次にレジスタ１６，１７，１８．および１９からの内容
がツリー状のＣ３Ａ１２，１３，１４．および１５で加
算され一部レジスタ２０および２１に格納される。−回
の加算では乗数２８ビツトのうちの１２ビツトが処理さ
れる。したがって、−回目の加算結果は前記Ｃ８ＡＩ３
に与えられ前記レジスタ１６．１７．１８．および１９
０次の部分積と加算がとられる。第３図のタイミングｔ
３からｔ６がこの演算の、ために費される。なおレジス
タ２０および２１の下位１２ビツトは各サイクル毎に失
われるので、これらを加算器２２により加算しその結果
をレジスタ２５に格納して乗算動作を終了する。第３図
に示されるように１乗算器作開始からレジスタ２５への
格納動作まで５クロツクを費やしている。この動作にお
いて、信号線１０７および１０８を介してのフィードバ
ック動作は最初の部分麺加算サイクル（ｔｌ ｔｘ）
では乗算機能全果たしていないつすなわち、該サイクル
（ｔｘ−ｔｚ）ではレジスタ２０および２１の内容はｒ
ＯＪでありタイミングｔ１で発生された部分積ｐｏには
「０」が加算されているにすぎたいという欠点がある９
次に、第１図に示した装置は１サイクル当り乗数１２ビ
、トに対する部分積を発生できるにもかかわらず最握の
部分積サイクル（ｉｓ−ｔｓ）では４ビツトの乗数に対
する部分積を発生しているにすぎないという欠点もある
。この後者の欠点の除去方法としては、１サイクル当り
の処理ビット数を乗数のビット数の約数にする方法があ
る。第１図の例では２８ビツトであるから、その約数と
してはｒｌＪ、 ｒ２Ｊ、 ｒ４Ｊ、 ｒ７Ｊ、
ｒ１４Ｊ。
がツリー状のＣ３Ａ１２，１３，１４．および１５で加
算され一部レジスタ２０および２１に格納される。−回
の加算では乗数２８ビツトのうちの１２ビツトが処理さ
れる。したがって、−回目の加算結果は前記Ｃ８ＡＩ３
に与えられ前記レジスタ１６．１７．１８．および１９
０次の部分積と加算がとられる。第３図のタイミングｔ
３からｔ６がこの演算の、ために費される。なおレジス
タ２０および２１の下位１２ビツトは各サイクル毎に失
われるので、これらを加算器２２により加算しその結果
をレジスタ２５に格納して乗算動作を終了する。第３図
に示されるように１乗算器作開始からレジスタ２５への
格納動作まで５クロツクを費やしている。この動作にお
いて、信号線１０７および１０８を介してのフィードバ
ック動作は最初の部分麺加算サイクル（ｔｌ ｔｘ）
では乗算機能全果たしていないつすなわち、該サイクル
（ｔｘ−ｔｚ）ではレジスタ２０および２１の内容はｒ
ＯＪでありタイミングｔ１で発生された部分積ｐｏには
「０」が加算されているにすぎたいという欠点がある９
次に、第１図に示した装置は１サイクル当り乗数１２ビ
、トに対する部分積を発生できるにもかかわらず最握の
部分積サイクル（ｉｓ−ｔｓ）では４ビツトの乗数に対
する部分積を発生しているにすぎないという欠点もある
。この後者の欠点の除去方法としては、１サイクル当り
の処理ビット数を乗数のビット数の約数にする方法があ
る。第１図の例では２８ビツトであるから、その約数と
してはｒｌＪ、 ｒ２Ｊ、 ｒ４Ｊ、 ｒ７Ｊ、
ｒ１４Ｊ。
および「２８」の６種類がある。約数をｒｉＪ、ｒ２Ｊ
。
。
「４」、および「７」 とすると性能が著しく低下し
「２８」とすると金物量が大きすぎる。約数「１４」で
は上述の１２ビツト処理に比較してＣ８Ａ １１段追加
しなければならない、したがって、１サイクル当り１４
ピツ）１−処理し乗算の実行を４クロ、りのタイミング
で終了するように構成しても。
「２８」とすると金物量が大きすぎる。約数「１４」で
は上述の１２ビツト処理に比較してＣ８Ａ １１段追加
しなければならない、したがって、１サイクル当り１４
ピツ）１−処理し乗算の実行を４クロ、りのタイミング
で終了するように構成しても。
信号遅延時間の増加によりクロック間隔が大きくなり性
能の向上が得られないという欠点がある。
能の向上が得られないという欠点がある。
本発明の目的は上述の欠点を除去し少ないハードウェア
の追加により性能の向上した乗算装置を提供することに
ある。
の追加により性能の向上した乗算装置を提供することに
ある。
本発明の２進乗算を行う乗算装置は、被乗数を格納する
被乗数格納手段と、乗数を格納する乗数格納手段と、こ
の乗数格納手段の内容の一部を複数の部分に分割して順
次出力する部分乗数供給手段と、前記被乗数格納手段の
出力と前記部分乗数供給手段の出力を乗算し複数の部分
積を作成する第１の乗算手段と、この乗算手段で作成さ
れた前記複数の部分積を格納する第１の格納手段群と、
この第１の格納手段群に接続されたキャリー・セーブ・
アダ一手段と、前記被乗数格納手段の出力と前記乗数格
納手段の内容の一部を乗算り１つまたは複数の部分積を
作成する第２の乗算手段と。
被乗数格納手段と、乗数を格納する乗数格納手段と、こ
の乗数格納手段の内容の一部を複数の部分に分割して順
次出力する部分乗数供給手段と、前記被乗数格納手段の
出力と前記部分乗数供給手段の出力を乗算し複数の部分
積を作成する第１の乗算手段と、この乗算手段で作成さ
れた前記複数の部分積を格納する第１の格納手段群と、
この第１の格納手段群に接続されたキャリー・セーブ・
アダ一手段と、前記被乗数格納手段の出力と前記乗数格
納手段の内容の一部を乗算り１つまたは複数の部分積を
作成する第２の乗算手段と。
前記キャリー・セーブ・アダ一手段の出力と前記第２の
乗算手段の出力を選択して出力する選択手段と、この選
択手段の出力を格納する第２の格納手段群と、この第２
の格納手段群の出力を所定のビット数だけシフトして前
記キャリー・セーブ・アダ一手段に入力する手段とを含
む。
乗算手段の出力を選択して出力する選択手段と、この選
択手段の出力を格納する第２の格納手段群と、この第２
の格納手段群の出力を所定のビット数だけシフトして前
記キャリー・セーブ・アダ一手段に入力する手段とを含
む。
次に本発明の一実施例について図面を参照して詳細に説
明する。
明する。
第２図を参照する′と１本発明の一実施例は、７２ビツ
トの被乗数を格納するレジスタ１，２８ビシトの乗数を
格納するレジスタ２．該レジスタ２からのうちの２４ビ
ツトの乗数を１２ビ、トずつ選択出力する切替回路３．
前記レジスタ１および前記切替回路３からの出力に基づ
いてブース（Ｂｏｏｔｌｉ）のアルゴリズムを用いた部
分積を生成し出力線。
トの被乗数を格納するレジスタ１，２８ビシトの乗数を
格納するレジスタ２．該レジスタ２からのうちの２４ビ
ツトの乗数を１２ビ、トずつ選択出力する切替回路３．
前記レジスタ１および前記切替回路３からの出力に基づ
いてブース（Ｂｏｏｔｌｉ）のアルゴリズムを用いた部
分積を生成し出力線。
１０１−１０６に出力する乗算器４，５，６，７゜８、
および９．前記レジスタ１の内容およびレジスタ２のビ
ット２４から２７までの内容に基づいてブース（１３ｏ
ｏｔｈ）のアルゴリズムを用い友部分積を生成し出力線
１０９および１１０に出力する乗算器２７および２８．
この乗算器４，５，６，７゜８、および９からの部分積
を加算するＣ３Ａ１０および１１．このＣ３Ａ１０およ
び１１からの加算結果のうちの桁上げ信号を格納するレ
ジスタ１６および１８．前記加算結果の−うちの和信号
を格納するレジスタ１７および１９．これらレジスタ１
６゜１７．１Ｂ、および１９の内容を加算するツＩＪ−
状のＣ３Ａ１２，１３，１４．および１５．最終段のＣ
３Ａ１５ニーらの出力と乗算器２７および２８からの出
力とのうちどちらか一方を出力する切替回路２９および
３０．この切替回路２９および３０の出力を格納するレ
ジスタ２０および２１．このレジスタ２０および２１の
上位ビットの内容を加算する加算器２２．前記レジスタ
２０および２１の下位ビットの内容を加算する加算器２
３．この加算器２３からの信号を格納するフリ、プフロ
ップ２４、および前記加算器２２の出力を格納するレジ
スタ２５から構成されている。
および９．前記レジスタ１の内容およびレジスタ２のビ
ット２４から２７までの内容に基づいてブース（１３ｏ
ｏｔｈ）のアルゴリズムを用い友部分積を生成し出力線
１０９および１１０に出力する乗算器２７および２８．
この乗算器４，５，６，７゜８、および９からの部分積
を加算するＣ３Ａ１０および１１．このＣ３Ａ１０およ
び１１からの加算結果のうちの桁上げ信号を格納するレ
ジスタ１６および１８．前記加算結果の−うちの和信号
を格納するレジスタ１７および１９．これらレジスタ１
６゜１７．１Ｂ、および１９の内容を加算するツＩＪ−
状のＣ３Ａ１２，１３，１４．および１５．最終段のＣ
３Ａ１５ニーらの出力と乗算器２７および２８からの出
力とのうちどちらか一方を出力する切替回路２９および
３０．この切替回路２９および３０の出力を格納するレ
ジスタ２０および２１．このレジスタ２０および２１の
上位ビットの内容を加算する加算器２２．前記レジスタ
２０および２１の下位ビットの内容を加算する加算器２
３．この加算器２３からの信号を格納するフリ、プフロ
ップ２４、および前記加算器２２の出力を格納するレジ
スタ２５から構成されている。
次に本実施例の動作を詳細に説明する。
第２図および第４図を参照すると、まずタイミングｔｏ
で前記レジスタｉに被乗数、前記レジスタ２に乗数がセ
ットされる。１クロツク稜のタイミングｔ１でレジスタ
１６，１７，１８．および１９にレジスタ２のビット１
２〜２３に対応する部分積がセットされる。第３図に示
した従来装置の動作ではとのｔ１クロ、りにおいてレジ
スタ２０および２１には論理“０１がセットされるが。
で前記レジスタｉに被乗数、前記レジスタ２に乗数がセ
ットされる。１クロツク稜のタイミングｔ１でレジスタ
１６，１７，１８．および１９にレジスタ２のビット１
２〜２３に対応する部分積がセットされる。第３図に示
した従来装置の動作ではとのｔ１クロ、りにおいてレジ
スタ２０および２１には論理“０１がセットされるが。
第４図に示すように本実施例の動作ではタイミングｔ’
１においてレジスタ２０および２１にはレジスタ２のビ
ット２４〜２７に対応する部分積がセ、トされる。すな
わち、最初の部分積発生サイクル（１，からＬ１’ｔで
の間）にレジスタ２のビット２４〜２７に対応する部分
積が乗算器２７および２８により発生されて信号線１０
９および信号線１１０に出力され、さらにスイッ′千２
９は信号線１０９の部分積、スイッチ３０は信号線１１
０の部分積を選択するように制御される。□タイミング
ｔ２ではレジスタ１６．１７．１８および１９にレジス
タ２０ビツトθ〜１１に対応する部分積がセットされ、
レジスタ２０およびレジスータ２１にはレジスタ２のビ
ット１２〜２７に対応する部分積の和がセットされる。
１においてレジスタ２０および２１にはレジスタ２のビ
ット２４〜２７に対応する部分積がセ、トされる。すな
わち、最初の部分積発生サイクル（１，からＬ１’ｔで
の間）にレジスタ２のビット２４〜２７に対応する部分
積が乗算器２７および２８により発生されて信号線１０
９および信号線１１０に出力され、さらにスイッ′千２
９は信号線１０９の部分積、スイッチ３０は信号線１１
０の部分積を選択するように制御される。□タイミング
ｔ２ではレジスタ１６．１７．１８および１９にレジス
タ２０ビツトθ〜１１に対応する部分積がセットされ、
レジスタ２０およびレジスータ２１にはレジスタ２のビ
ット１２〜２７に対応する部分積の和がセットされる。
この部分積加算サイクル（ｔｌから１．までの間）にお
いてはスイッチ２９は信号線１１１の内容、スイッチ３
０は信号線１１２の内容を選択するように制御される。
いてはスイッチ２９は信号線１１１の内容、スイッチ３
０は信号線１１２の内容を選択するように制御される。
タイミングｔ３ではレジスタ２０．および２１には全て
の部分積の和がセットされるが、この部分積加算サイク
ル（１，からｔｌまでの間）においてもスイッチ２９は
信号線１１１の内容、・スイッチ３０は信号線１１２の
内容を選択するように制御される。タイミングｔ４セは
レジスタ２０およびレジスタ２１の内容が加算器２２に
より加算され、結果がレジスタ２５にセットされて乗算
□が終了する。
の部分積の和がセットされるが、この部分積加算サイク
ル（１，からｔｌまでの間）においてもスイッチ２９は
信号線１１１の内容、・スイッチ３０は信号線１１２の
内容を選択するように制御される。タイミングｔ４セは
レジスタ２０およびレジスタ２１の内容が加算器２２に
より加算され、結果がレジスタ２５にセットされて乗算
□が終了する。
第４図に示す本実施例の場合の乗算実行時間は第３図の
従来装置に比べて１クロック分高速化されている。この
高速化は前述の従来装置の２つの欠点を除去することに
よりもたらされている。
従来装置に比べて１クロック分高速化されている。この
高速化は前述の従来装置の２つの欠点を除去することに
よりもたらされている。
なお２本実施例ではスイッチ２９および３０という切替
回路を用いてレジスタ２０および２１への入力を切り替
えているが、信号線１０９ と信号線１１０とのそれぞ
れの内容を選択する場合には信号線１１１と信号線１１
２を“０“にす為手段および信号線１１１と信号線１１
２とのそれぞれの内容を選択する場合には、信号線１０
９と信号ｌｉ！１１０ｔ−“０“にする手段を設けるこ
とによりこれらの切替回路はＯＲゲートで代用できる。
回路を用いてレジスタ２０および２１への入力を切り替
えているが、信号線１０９ と信号線１１０とのそれぞ
れの内容を選択する場合には信号線１１１と信号線１１
２を“０“にす為手段および信号線１１１と信号線１１
２とのそれぞれの内容を選択する場合には、信号線１０
９と信号ｌｉ！１１０ｔ−“０“にする手段を設けるこ
とによりこれらの切替回路はＯＲゲートで代用できる。
また、・本実施例□においては乗数のビット幅を２８ビ
ツトと設定しているが、これ以外のビット幅であっても
本発明が適用可能であることは言うまでも々い。
ツトと設定しているが、これ以外のビット幅であっても
本発明が適用可能であることは言うまでも々い。
本発明には、従来の装置に比較して性能を向上できると
いう効果がある。
いう効果がある。
第１図は従来装置の構成を示す図、第２図は本発明の一
実施例を示す図、第３図は第１図に示す従来装置の動作
を説明するための図、および第４図ば第２図に示す一実
施例の動作を説明するための図である。 図において、１，２，１６，１７，１８，１９゜２０．
２１，２５・・・・・・レジスタ、３，２６，２９゜３
０・・・・・・スイ、千、４，５，６，７，８，９゜２
７．２８・・・・・・乗算器ζ １０．１１，１２，１
３゜１４．１５・・・・・・キャリー・セーブ・アダー
（Ｃ８Ａ）。 ・２２，２３．・・・・・・加算器、２４・旧・・フリ
ップフロ＃＝ＩＶ￥１ 黛２面
実施例を示す図、第３図は第１図に示す従来装置の動作
を説明するための図、および第４図ば第２図に示す一実
施例の動作を説明するための図である。 図において、１，２，１６，１７，１８，１９゜２０．
２１，２５・・・・・・レジスタ、３，２６，２９゜３
０・・・・・・スイ、千、４，５，６，７，８，９゜２
７．２８・・・・・・乗算器ζ １０．１１，１２，１
３゜１４．１５・・・・・・キャリー・セーブ・アダー
（Ｃ８Ａ）。 ・２２，２３．・・・・・・加算器、２４・旧・・フリ
ップフロ＃＝ＩＶ￥１ 黛２面
Claims (1)
- 【特許請求の範囲】 ２進乗算を行う乗算装置において、被乗数を格納する被
乗数格納手段と、乗数を格納する乗数格納手段と、この
乗数格納手段の内容の一部を複数の部分に分割して順次
出力する部分乗数供給手段と、前記被乗数格納手段の出
力と前記部分乗数゛供給手段の出力を乗算し複数の部分
積を作成する第１の乗算手段と、この乗算手段で作成さ
れた前記複数の部分積を格納する第１の格納手段群と、
この第１の格納手段群に接続されたキャリー・セーブ・
アダ一手段と、紡記被東数格納手段の出力と前記乗数格
納手段の内容の一部を乗算しｌ少なくとも１つの部分積
を作成する第２の乗算手段と。 前記キャリー・セーブ・アダ一手段の出力と前記第２の
乗算手段の出力を選択して出力する選択手段と、この選
択手段の出力を格納する第２の格納手段群と、この第２
の格納手段群の出力全所定のど、ト数だけシフトして前
記キャリー・セーブ・アダ一手段に入力する手段とを含
むことを特徴とする乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105388A JPS588353A (ja) | 1981-07-06 | 1981-07-06 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105388A JPS588353A (ja) | 1981-07-06 | 1981-07-06 | 乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS588353A true JPS588353A (ja) | 1983-01-18 |
| JPS622330B2 JPS622330B2 (ja) | 1987-01-19 |
Family
ID=14406262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105388A Granted JPS588353A (ja) | 1981-07-06 | 1981-07-06 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588353A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184945A (ja) * | 1983-04-04 | 1984-10-20 | Nec Corp | パイプライン化乗算回路 |
| JPS59205646A (ja) * | 1983-05-09 | 1984-11-21 | Matsushita Electric Ind Co Ltd | 累積乗算器 |
| JPS61177543A (ja) * | 1985-02-04 | 1986-08-09 | Hitachi Ltd | 乗算装置 |
| JPS61251933A (ja) * | 1985-04-30 | 1986-11-08 | Nec Corp | 乗算回路 |
| US6525817B1 (en) | 1995-02-21 | 2003-02-25 | Nikon Corporation | Inspection method and apparatus for projection optical systems |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0354384U (ja) * | 1989-09-29 | 1991-05-27 |
-
1981
- 1981-07-06 JP JP56105388A patent/JPS588353A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184945A (ja) * | 1983-04-04 | 1984-10-20 | Nec Corp | パイプライン化乗算回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS622330B2 (ja) | 1987-01-19 |
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