JPH04107731A - 乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は乗算回路に関する。

〔従来の技術〕

従来の乗算回路は、第２図に示す様に、組み合せ回路方
式の乗算回路があり、被乗数ビット数Ｘ乗数のビット数
（１６個）分のＡＮＤゲート２１〜３６と、乗数ビット
−１段（３段）の並列加算器１１〜１３とからなる構成
となっていた。

〔発明が解決しようとする課題〕

上述した従来の乗算回路では、ＡＮＤゲート、加算器の
ハードウェア量が多く、回路構成が複雑になってしまう
という欠点がある。

本発明の目的は、このような欠点を除き、ハードウェア
量を少くし、簡単な回路構成とした乗算回路を提供する
ことにある。

〔課題を解決するための手段〕

本発明の乗算回路の構成、は乗算を行う場合の被乗数お
よび乗数を上位アドレスおよ下位アドレスとして、その
アドレスが示す内容を乗算結果として出力する記憶装置
と、前記被乗数と乗数との大小を比較する減算器と、こ
の減算器の出力により前記上位アドレスと下位アドレス
とを交換するデータセレクタとを有し、前記記憶装置の
出力を乗算出力としたことを特徴とする特 〔実施例〕 次に本発明について図面を参照して説明する。

第１図は本発明一実施例を示す乗算回路のブロック図で
ある。この図で、減算器ｌは、被乗数２と乗数３の大小
比較を行う。また、データ・セレクタ５は、減算の結果
によるボロー信号４によって被乗数２と乗数３を上位ア
ドレス６にするか、下位アドレス７にするかを選び、そ
のアドレスによって指定される記憶装置８の内容が乗算
結果９として出力される。

この記憶装置８の内容とアドレスの対応は、被乗数を上
位アドレス、乗数を下位アドレスと固定した場合には、
第１表の様なるが、被乗数と乗数を交換しても乗算結果
は一致するため、減算器１によって被乗数２と乗数３と
を比較し、被乗数２が乗数３より小さい場合には、デー
タ・セレクタ５で被乗数２と乗数３とを入換えることに
よって、第２表に示す様にメモリ・セル数を１７２にす
ることができる。

〔発明の効果〕 以上説明したように本発明は、記憶装置に乗算妻結果を
用意し被乗数と乗数の大小比較の結果によって、被乗数
と乗数を入換える機能を有することにより、ハードウェ
ア量が少なく簡単な回路構成で、乗算回路が実現できる
効果があり、さらに処理速度が被乗数と乗数のビット数
に依存しないという効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例のブｏｙり図、第２図は従来
の４ビツト、４ビツトの組み合せ方式の乗算回路のブロ
ック図である。 １・・・・・・減算器、２・・・・・・被乗数、３・・
・・・・乗数、４・・・・・・ボロー信号、５・・・・
・・データセレクタ、６・・・・・・上位アドレス、７
・・・・・・下位アドレス１，８・・・・・・記憶装置
、９・・・・・・乗算結果、１１〜１３・・・・・・加
算器、２１〜３６・・・・・・ＡＮＤゲート。 代理人　弁理士　　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. 乗算を行う場合の被乗数および乗数を上位アドレスおよ
   び下位アドレスとして、そのアドレスが示す内容を乗算
   結果として出力する記憶装置と、前記被乗数と乗数との
   大小を比較する減算器と、この減算器の出力により前記
   上位アドレスと下位アドレスとを交換するデータセレク
   タとを有し、前記記憶装置の出力を乗算出力としたこと
   を特徴とする乗算回路。