JPH03185536A - マイクロコンピュータのメモリアドレッシング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータのメモリアドレッシング
方式に関し、特に複数のメモリバンクによって構成され
たメモリ空間を有するマイクロコンピュータのメモリア
ドレッシング方式に関する。

〔従来の技術〕

従来のマイクロコンピュータ、例えば４ビツトシングル
チツプマイクロコンピユータにおいて、内蔵するデータ
メモリの所定の番地に対するデータのリード／ライト操
作の方法として、命令語で直接指定する直接アドレッシ
ングの他に、４ビツトのレジスタをベア、例えばＨレジ
スタとＬレジスタのベアとしてＨＬレジスタの内容８ビ
ツトをアドレスとするレジスタ間接アドレッシングがあ
る。この間接アドレッシングとして使用する８ビツトの
レジスタも複数組、例えばＨＬレジスタとＤＢレジスタ
を用意している場合が多い。

このようなレジスタ間接アドレッシングにおいて、デー
タメモリ容量が２５６番地の範囲以内であれば、４ビツ
トのレジスタをベアとした８ビツトの内容によりすべて
の番地を間接的にアドレッシングすることが可能である
が、前記２５６番地範囲を越えるデータメモリ容量を内
蔵しようとすると、従来のままでは全データメモリに対
してレジスタ間接アドレッシングができない、そこで、
二りに対処する方法として、従来のレジスタ間接アドレ
ッシングが可能なデータメモリ空間を構成要素とする複
数のデータメモリ空間（以下、メモリバンクと呼ぶ）に
全データメモリ空間を分割し、アドレッシングの際に目
的とするメモリバンクを選択するとともに、その選択さ
れたメモリバンク内のデータメモリ空間を前記ベアレジ
スタで間接アドレッシングする方法がある。

例えば、０番地から１０２３０２３番地リ空間よりなる
データメモリを２５６番地ずつ４つのメモリバンクに分
割し、前記メモリバンクを選択するレジスタ、すなわち
４メモリバンクの場合には２ビ、ト構成のレジスタを設
けることにより、選択したメモリバンクに対して前記８
ビ、トのベアレジスタで間接アドレッシングするように
すれば良い。

記４つのメモリバンクをメモリバンク０からメモリバン
ク３としてメモリバンクｌの所定番地の内容とメモリパ
ンク００所定番地の内容をレジスタ間接アドレッシング
により交換するよう々場合には、ＨＬレジスタにメモリ
バンク１内の番地を指定する８ビツトデータを設定し、
またＤＥレジスタにメモリバンク０内の番地を指定する
８ビツトデータを設定する。まず、メモリバンクセレク
トレジスタにメモリバンク１を指定する２ビツトデータ
を書込み、メモリバンクｌの所定番地の内容と７キユム
レータとをＨＬレジスタ間接アドレッシングにより交換
する。その後、メモリバンクセレクトレジスタにメモリ
バンク０を指定するデータを書込み、アキュムレータと
メモリバンク０内の所定番地の内容とをＤＥレジスタ間
接アドレ、シングにより交換する。更に、再びメ−ｔ−
Ｖ　／＜ンク１を指定してアキュムレータと前記メモリ
バンクｌ内の所定番地内容とをＨＬレジスタ間接アドレ
、シングにより交換することにより、メモリバンク１内
のデータとメモリバンク０内のデータを交換することが
できる。

〔発明が解決しようとする課題〕

上述した従来のマイクロコンピュータのメモリアドレッ
シング方式は、メモリバンク間でのデータの交換あるい
はデータの比較等の操作を頻繁に行う場合、メモリバン
クの切換も頻繁に必要であり、プログラムのステップ数
が増大することば避けられない、たとえ、ステップ数を
減らそうとしてサブルーチン化しても、前述した操作を
広範囲のアドレスに渡って何度も行ったりするときには
、メモリバンク切換操作のためにデータの処理時間が増
大するという欠点がある。

本発明の目的は、かかるプログラムのステップ数を減少
させるとともに、データの処理時間を減少させることの
できるマイクロコンピュータのメモリアドレッシング方
式を提供することにある。

〔課題を解決するための手段〕

本発明のマイクロコンピュータのメモリアドレッシング
方式は、メモリ空間を分割した複数のメモリバンクと、
前記メモリバンクのうち１つを指定するメモリバンクセ
レクトレジスタと、前記メモリバンク内のメモリアドレ
スを間接的に指定するアドレス指定手段とを有するマイ
クロコンピュータのメモリアドレッシング方式において
、複数の間接アドレッシング用レジスタと、前記複数の
間接アドレッシング用レジスタのうち１つを間接７ドレ
ツシング命令の命令コードにより指定してメモリアドレ
スの一部として出力する下位アドレス選択切換回路と、
前記メモリバンクセレクトレジスタにより指定したメモ
リバンクに対して有効となる間接アドレッシングを指定
する有効レジスタ選択レジスタと、前記有効レジスタ選
択レジスタの内容および前記間接アドレッシング命令の
種類に応じて前記メモリバンクセレクトレジスタの内容
を上位メモリアドレスとして出力するか否かを切換える
上位アドレス選択切換回路とを有して構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示すマイクロコンピュ
ータのメモリアドレッシング方式のブロック図である。

第１図に示すように、本実施例は４ビツトのレジスタＨ
とレジスタＬをペアとして形成される間接アドレッシン
グ用８ビツトＨＬレジスタ１と、４ビ、トのレジスタＤ
とレジスタＥをペアとして形成される間接アドレッシン
グ用８ビツトＤＥレジスタ２と、４ビツトのレジスタＢ
とレジスタＣをペアとして形成される間接アドレッシン
グ用８ビｙ）ＢＣレジスタ３と、間接アドレッシング命
令の命令コード中で前記３つの８ビ、トレジスタのうち
１つを指定する２ピツ）ｒｌ、ｒＯによりＨＬレジスタ
ｌ又はＤＥレジスタ２又はＢＣレジスタ３の内容のうち
１つを選択し、メモリアドレスの下位８ピツ）ＭＡ７〜
ＭＡＯとして出力する下位アドレス選択切換回路４と、
複数あるメモリバンクのいずれか１つを指定するための
２ビツトのメモリバンクセレクトレジスタ５と、間接ア
ドレッシング命令を実行した場合にメモリバンクセレク
トレジスタ５で選択されたメモリバンクに対する間接ア
ドレッシングが有効になる間接アドレッシング用レジス
タを選択する有効レジスタ選択レジスタ６と、有効レジ
スタ選択レジスタ６の内容と間接アドレッシング命令中
の２ピツ）ｒｌ、ｒＯの内容に応じメモリバンクセレク
トレジスタ５の内容を上位アドレスＭＡ９．ＭＡ８とし
て出力するかてかをｍｑえる上位アドレス選択切換回路
７とから構成されている。

第２図は第１図における上位アドレス選択切換回路の構
成図であり、また第３図は第１図においてアクセス対象
となるデータメモリ構成図である。

第２図に示すように、上位アドレス選択切換回路７は２
ピツ）ｒＯ，ｒｌの内容と有効レジスタ選択レジスタ６
からのデータとの一致を判定する一致判定回路８と、こ
の一致判定回路８の出力とメモリバンクセレクトレジス
タ５のそれぞれの出力との論理積をとるＡＮＤゲート９
および１０とを有している。

また、第３図に示すように、データメモリ１３は１０２
４Ｘ４ビツトの容量を有し、２５６Ｘ４ビツトを単位と
する４つのメモリバンク０〜４により構成されている。

次に、第牛図から第６図を用いてメモリアドレッシング
の動作を更に詳しく説明する。

第４図は第１図における間接アドレッシング命令の命令
コードを示す図である。

今、間接アドレッシング用命令としてマイクロコンピュ
ータの７キユムレータとメモリの交換命令を第４図に示
すような１バイトで構成された命令コードとする。すな
わち、下位２ピツ）ｒ　１゜ｒＯがＯＯのときＢＣレジ
スタ間接アドレッシングを示し、またｒｌ、ｒＯが０１
のときＤＥレジスタ間接アドレッシングを示し、更にｒ
ｌ、ｒＯがｌＯのときＨＬレジスタ間接アドレ、シング
を示すものとする。従って、間接アドレッシング命令を
実行すると、第１図の下位アドレス選択切換回路４は、
命令コード中の２ピツ）ｒｌ、ｒＯ０値に応じてＨＬレ
ジスタｌ又はＤＥレジスタ２又はＢＣレジスタ３の中か
らいずれか１つを選択し、その内容をメモリアドレスの
下位８ビツトＭＡｔ〜ＭＡｏとして出力する。この命令
コード中の２ピツ）ｒｌ、ｒｏは更に上位アドレス選択
切換回路７にも入力される。

一方、間接アドレッシング命令を実行する以前にあらか
じめ有効レジスタ選択レジスタ６及びメモリバンクセレ
クトレジスタ５に所定の値を設定しておく。上位アドレ
ス選択切換回路７の一致判定回路８は、前述したように
、有効レジスタ選択レジスタ６の内容と間接アドレッシ
ング命令コード中のｒｌ、ｒｏの内容とを比較し、一致
したとき“１′　レベルの信号を出力する。例えば、有
効レジスタ選択レジスタ６の２ビツトに１０が設定され
ている場合、ＨＬ間接アドレッシングを行うとｒｌ、ｒ
Ｏが１０となるので、一致判定回路８は“１”を出力す
る。

第５図および第６図はそれぞれ第１図におけるメモリの
アドレッシングを説明するための図である。

第５図に示すように、上述したメモリノくンクセレクト
レジスタ５の内容２ビツト出力はＡＮＤゲート９及び１
０を介してメモリアドレス上位ビットＭＡ９．ＭＡ８と
して出力されるため、メモリバンクセレクトレジスタ５
で選択したメモリバンク内に対してＨＬレジスタｌの内
容８ビツトＭＡ７〜ＭＡＯで７ドレツシングすることが
できる。

一方、その後ＤＥ間接アドレッシングを行うと、２ビッ
トｒｌ、ｒｏが０１となるので、有効レジスタ選択レジ
スタ６の内容１０と一致しないため、一致判定回路８は
°０°を出力する。

すなわち、ＡＮＤゲート９及びｌＯは“０′を出力する
ため、第６図に示すように、上位ビットＭＡ９及びＭＡ
８は０，０となり、メモリバンク０内に対してＤＥレジ
スタ２の２の内容８ビツトで７ドレツシングすることが
できる。

従って、メモリバンクセレクトレジスタ５で選択したメ
モリバンクに対してＨＬレジスタ間接アドレッシングで
７キユムレータとメモリとの交換命令を行ったのち、メ
モリバンクセレクトレジスタ５の内容は変えずにそのま
まの状態でＤＢレジスタ間接アドレッシングによりアキ
ュ・ムレータとメモリの交換命令を行い、その後再びＨ
Ｌレジスタ間接アドレッシングでアキュムレータとメモ
リの交換命令を行えば、メモリバンクセレクトレジスタ
５で指定したメモリバンク内のメモリの内容と、メモリ
バンクＯ内のメモリの交換ができ、その間メモリバンク
セレクトレジスタ５の内容番家変える必要はない。

また、前記状態において、ＢＣレジスタ間接アドレッシ
ングを行った場合にも、一致判定回路８の出力が０°と
なり、やはりメモリノくンクＯ内をアクセスする。

更に、有効レジスタ選択レジスタ６の内容を０１にして
おくと、ＤＥレジスタ間接アドレッシングの場合に２ピ
ツ）ｒｌ、ｒＯがＯｌとなるので、このときのみ一致判
定回路８はｌ”を出力シテメモリバンクセレクトレジス
タ５により選択したメモリバンクに７ドレツシングが可
能となる。

また、ＨＬレジスタ間接アドレッシング及びＢＣレジス
タ間接アドレッシングの場合はメモリノくンクＯがアク
セスされる。

同様に、有効レジスタ選択レジスタ６の内容を００にし
ておくと、ＢＣレジスタ間接アドレッシングの場合に２
ピツ）ｒｌ、ｒＯが００になるので、このアドレッシン
グのときのみ選択したメモリバンクへのアクセスが可能
となる。

また、有効レジスタ選択レジスタ６の内容が１１の場合
には、２ピツ）ｒｌ、ｒｏの内容にかかわらず、一致判
定回路８が“ｌ′を出力するように構成することにより
、すべての間接アドレッシングにおいてメモリバンクセ
レクトレジスタ５で選択したメモリバンクに対しアドレ
ッシングすることができる。

尚、第１図には図示していないが、間接アドレッシング
以外の命令語中の８ビ、トデータにより直接メモリアド
レスを指定するような直接アドレッシングの場合には、
常にメモリバンクセレクトレジスタ５の内容が上位アド
レスＭＡ９．ＭＡ８に出力するように構成すれば良い。

第７図は本発明の第二の実施例を説明するための上位ア
ドレス選択切換回路の構成図である。

第７図に示すように、本実施例は前述した第一の実施例
における上位アドレス選択切換回路７の構成な一部変更
したものである。すなわち、第２図のＡＮＤゲー）１０
に代えてインバータ１１及びＯＲゲート１２を用いたも
のである。これによリ、一致判定回路８の出力が０°の
場合に、第一の実施例では上位アドレスＭＡ９．ＭＡ８
が０．０でメモリバンクＯを選択していたが、本実施例
では上位アドレスＭＡ９．ＭＡ８が０，１となり、メモ
リバンク１を選択するようにしている。

従って、有効レジスタ選択レジスタ６で指定した間接ア
ドレッシング以外の間接アドレッシングでは、常にメモ
リバンク１にアクセスすることが可能となる。

〔発明の効果〕

以上説明したように、本発明のマイクロコンピュータの
メモリアドレッシング方式は、データメモリを複数のメ
モリバンクに分割した場合のレジスタ間接アドレッシン
グ、特に異なるレジスタによる間接アドレッシングのう
ち、メモリバンクセレクトレジスタで選択したメモリバ
ンクに対して、アクセスが有効となる間接アドレッシン
グな選択する手段を有することにより、メモリバンクセ
レクトレジスタで選択したメモリバンクと他のメモリバ
ンク間、すなわち異なるメモリバンク間でのデータの交
換、転送、比較という操作を行う際に、メモリバンク指
定を頻繁に切り換える必要がないため、プログラムのス
テップ数及びデータ処理時間を共に減少させることがで
きるという効果がある。特に、上記データの操作を多数
回繰り返して行う際にその効果は著しい。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示すマイクロコンピュ
ータのメモリアドレッシング方式のブロック図、第２図
は第１図における上位アドレス選択切換回路の構成図、
第３図は第１図においてアクセス対象となるデータメモ
リ構成国、第４図は第１図における間接アドレッシング
命令の命令コードを示す図、第５図及び第６図はそれぞ
れ第１図におけるメモリの７ドレツシングを説明するた
めの図、第７図は本発明の第二の実施例を説明するため
の上位アドレス選択切換回路の構成図である。 ｌ・・・・・・ＨＬレジスタ、２・・・・・・ＤＥレジ
スタ、３・・・・・・ＢＣレジスタ、４・・・・・・下
位アドレス選択切換回路、５・・・・・・メモリバンク
セレクトレジスタ、６・・・・・・有効レジスタ選択レ
ジスタ、７・・・・・・上位アドレス選択切換回路、８
・・・・・・一致判定回路、９゜１０・・・・・・ＡＮ
Ｄゲート、１１・・・・・・インバータ、１２・・・・
・・ＯＲゲート、１３・・・・・・データメモリ。

Claims (1)

【特許請求の範囲】
1. メモリ空間を分割した複数のメモリバンクと、前記メモ
   リバンクのうち１つを指定するメモリバンクセレクトレ
   ジスタと、前記メモリバンク内のメモリアドレスを間接
   的に指定するアドレス指定手段とを有するマイクロコン
   ピュータのメモリアドレッシング方式において、複数の
   間接アドレッシング用レジスタと、前記複数の間接アド
   レッシング用レジスタのうち１つを間接アドレッシング
   命令の命令コードにより指定してメモリアドレスの一部
   として出力する下位アドレス選択切換回路と、前記メモ
   リバンクセレクトレジスタにより指定したメモリバンク
   に対して有効となる間接アドレッシングを指定する有効
   レジスタ選択レジスタと、前記有効レジスタ選択レジス
   タの内容および前記間接アドレッシング命令の種類に応
   じて前記メモリバンクセレクトレジスタの内容を上位メ
   モリアドレスとして出力するか否かを切換える上位アド
   レス選択切換回路とを有することを特徴とするマイクロ
   コンピュータのメモリアドレッシング方式。