JPH04107879A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04107879A JPH04107879A JP2225799A JP22579990A JPH04107879A JP H04107879 A JPH04107879 A JP H04107879A JP 2225799 A JP2225799 A JP 2225799A JP 22579990 A JP22579990 A JP 22579990A JP H04107879 A JPH04107879 A JP H04107879A
- Authority
- JP
- Japan
- Prior art keywords
- region
- area
- extended drain
- crosswise
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高耐圧横型ＭＯ８電界効果トランジスタに関
するものである。
するものである。
従来の技術
すなわち従来の高耐圧横型ＭＯ８電界効果トランジスタ
は第３図、第４図に示すようになっていた。−導電型（
Ｐ型）のシリコン基板１に、前記シリコン基板１とは逆
導電型（Ｎ型）の楕円リング状延長ドレイン領域２が設
けられ、かつ、前記延長ドレイン領域２の内部に包含さ
れるようにシリコン基板１と同一導電型（Ｐ型）の領域
（以下、ＦＴ領領域称する）３が形成され、さらに延長
ドレイン領域２内にはＰＴ領域３と並置されるようにＮ
＋のコンタクト領域４が形成され、この領域４はドレイ
ン電極５に接続されている。さらにシリコン基板１には
楕円リング状ゲート６を間にして延長ドレイン領域２と
相対するようにＮ＋の楕円状ソース領域７が形成され、
この領域はソース電極８に接続されている。またゲート
６は電極９に接続されている。さらにこの従来の構造で
は、第３図に示すように、延長ドレイン領域２の長さＬ
ａとＰＴ領域３の横方向長さＬｂが、曲線で形成された
部分Ａと、直線で形成された部分Ｂにおいて、同じにな
っている。
は第３図、第４図に示すようになっていた。−導電型（
Ｐ型）のシリコン基板１に、前記シリコン基板１とは逆
導電型（Ｎ型）の楕円リング状延長ドレイン領域２が設
けられ、かつ、前記延長ドレイン領域２の内部に包含さ
れるようにシリコン基板１と同一導電型（Ｐ型）の領域
（以下、ＦＴ領領域称する）３が形成され、さらに延長
ドレイン領域２内にはＰＴ領域３と並置されるようにＮ
＋のコンタクト領域４が形成され、この領域４はドレイ
ン電極５に接続されている。さらにシリコン基板１には
楕円リング状ゲート６を間にして延長ドレイン領域２と
相対するようにＮ＋の楕円状ソース領域７が形成され、
この領域はソース電極８に接続されている。またゲート
６は電極９に接続されている。さらにこの従来の構造で
は、第３図に示すように、延長ドレイン領域２の長さＬ
ａとＰＴ領域３の横方向長さＬｂが、曲線で形成された
部分Ａと、直線で形成された部分Ｂにおいて、同じにな
っている。
発明が解決しようとする課題
このような従来の構造では、ＭＯ８電界効果トランジス
タがオフしているとき、表面でのソース、ドレインの各
領域と基板との境界線が曲線で形成された部分Ａでソー
ス領域の外債にドレイン領域が存在する部分では、前記
境界が直線で形成された部分Ｂに比べて、延長ドレイン
領域の空乏層がよく広がり、低いドレイン・ソース間電
圧でもって延長ドレイン領域２内部が空乏化してしまう
ものであった。このため、前記ソース領域７の外側にド
レイン領域が存在する部分Ａでは耐圧が低くなるという
課題があった。
タがオフしているとき、表面でのソース、ドレインの各
領域と基板との境界線が曲線で形成された部分Ａでソー
ス領域の外債にドレイン領域が存在する部分では、前記
境界が直線で形成された部分Ｂに比べて、延長ドレイン
領域の空乏層がよく広がり、低いドレイン・ソース間電
圧でもって延長ドレイン領域２内部が空乏化してしまう
ものであった。このため、前記ソース領域７の外側にド
レイン領域が存在する部分Ａでは耐圧が低くなるという
課題があった。
課題を解決するための手段
そこで、本発明では、この課題、すなわち耐圧低下を防
ぐために、表面でのソース、ドレインの各領域と基板と
の境界が曲線で形成された部分でソース領域の外側にド
レイン領域が存在する部分において、ＰＴ領領域延長ド
レイン領域の長さを長くする。
ぐために、表面でのソース、ドレインの各領域と基板と
の境界が曲線で形成された部分でソース領域の外側にド
レイン領域が存在する部分において、ＰＴ領領域延長ド
レイン領域の長さを長くする。
作 用
上記のような構造にすることにより、表面でのソース、
ドレインの各領域と基板との境界が ｊＩ線で形成され
た部分より、曲線で形成された部分において、延長ドレ
イン領域が低いドレイン・ソース間電圧で空乏化してし
まうことを防ぐことができる。その結果、耐圧低下を防
ぐことができる。
ドレインの各領域と基板との境界が ｊＩ線で形成され
た部分より、曲線で形成された部分において、延長ドレ
イン領域が低いドレイン・ソース間電圧で空乏化してし
まうことを防ぐことができる。その結果、耐圧低下を防
ぐことができる。
実施例
以下、本発明の一実施例におけるＮチャネル横型ＭＯＳ
電界効果トランジスタについて第１図。
電界効果トランジスタについて第１図。
第２図とともに説明する。これら第１図、第２図におい
て、１１はＰ型のシリコン基板、１２は型の延長ドレイ
ン領域、１３はこのドレイン領域１２内に設けられたＰ
型のＰＴｌＩｆｆ域、１４は同コンタクト領域、１５は
ドレイン電極、１６はゲート、１７はソース領域、１８
はソース電極、１９はゲート電極である。なお、第１図
はシリコン酸化膜や、アルミ電極、パッシベーション膜
を除去したシリコン基板表面を示している。
て、１１はＰ型のシリコン基板、１２は型の延長ドレイ
ン領域、１３はこのドレイン領域１２内に設けられたＰ
型のＰＴｌＩｆｆ域、１４は同コンタクト領域、１５は
ドレイン電極、１６はゲート、１７はソース領域、１８
はソース電極、１９はゲート電極である。なお、第１図
はシリコン酸化膜や、アルミ電極、パッシベーション膜
を除去したシリコン基板表面を示している。
このような本実施例のトランジスタでは、表面でのソー
ス１７．ドレイン１２の各領域とシリコン基板１１との
境界が曲線で形成された部分Ｘでソース領域１７の外側
にドレイン領域１２が存在する部分における、ＰＴ領域
１３の横方向長さＬｌの最大値を４４μｍ、延長ドレイ
ン領域１２の横方向長さＬ２の最大値を６０μｍとする
。また、直線で形成された部分ＹにおけるＰＴ領域１３
の横方向長さＬ３を２４μｍ （＜ Ｌ １ ） 、延
長ドレイン領域の横方向長さＬ４を４０μｍ （＜ Ｌ
２ ）とする。その結果、すべての部分において、Ｐ
Ｔ領領域横方向長さＬｂを２４μｍ、延長ドレイン領域
の横方向長さＬａを４０μｍとした従来の構造に比べて
、耐圧を１０％向上させることができた。
ス１７．ドレイン１２の各領域とシリコン基板１１との
境界が曲線で形成された部分Ｘでソース領域１７の外側
にドレイン領域１２が存在する部分における、ＰＴ領域
１３の横方向長さＬｌの最大値を４４μｍ、延長ドレイ
ン領域１２の横方向長さＬ２の最大値を６０μｍとする
。また、直線で形成された部分ＹにおけるＰＴ領域１３
の横方向長さＬ３を２４μｍ （＜ Ｌ １ ） 、延
長ドレイン領域の横方向長さＬ４を４０μｍ （＜ Ｌ
２ ）とする。その結果、すべての部分において、Ｐ
Ｔ領領域横方向長さＬｂを２４μｍ、延長ドレイン領域
の横方向長さＬａを４０μｍとした従来の構造に比べて
、耐圧を１０％向上させることができた。
発明の効果
以上のように、本発明では、表面でのソース。
ドレインの各領域と基板との境界が曲線で形成された部
分でソース領域の外側にドレイン領域が存在する部分に
おいて、ＰＴ領領域よび延長トレイン領域の横方向長さ
を、前記境界が直線で形成された部分におけるＰＴ領領
域よび延長ドレイン領域の横方向長さに比べ長くするこ
とにより、従来課題であった耐圧低下を防止することが
できる。
分でソース領域の外側にドレイン領域が存在する部分に
おいて、ＰＴ領領域よび延長トレイン領域の横方向長さ
を、前記境界が直線で形成された部分におけるＰＴ領領
域よび延長ドレイン領域の横方向長さに比べ長くするこ
とにより、従来課題であった耐圧低下を防止することが
できる。
第１図は本発明の一実施例におけるＮチャネル横型ＭＯ
Ｓ電界効果トランジスタの平面図、第２図（ａ） 、
（ｂ）は第１図のＡ−Ａ ’線およびＢ−Ｂ ゛線断面
図、第３図は従来の横型Ｍｏ５ｔ界効果トランジスタの
平面図、第４文は同断面図である。 １１・・・・・・シリコン基板、Ｉ２・旧・・延長ドレ
イン領域、１３・・・・・・ＰＴ領領域Ｌｌ・・曲・Ｐ
Ｔ領領域横方向長さ、Ｌ２・・・・・・延長ドレイン領
域の横方向長さ、Ｌ３・・・・・・ＰＴ＠域の横方向長
さ、Ｌ４・・・・・・延長ドレイン領域の横方向長さ。 代理人の氏名 弁理士 小鍛治 明はが２名第 図 １２−−−ｄＡＫＬイシ鳥看ｒ４、 第 図 ＋１−一一シリコソ、１ｇ ＋１−１長１３４ン凄肴ｒ鴫、 １丁−・′へス々貴■啄 ＩＩ−−−１ハス ５−ＭＬイン 寥−一−・ノース
Ｓ電界効果トランジスタの平面図、第２図（ａ） 、
（ｂ）は第１図のＡ−Ａ ’線およびＢ−Ｂ ゛線断面
図、第３図は従来の横型Ｍｏ５ｔ界効果トランジスタの
平面図、第４文は同断面図である。 １１・・・・・・シリコン基板、Ｉ２・旧・・延長ドレ
イン領域、１３・・・・・・ＰＴ領領域Ｌｌ・・曲・Ｐ
Ｔ領領域横方向長さ、Ｌ２・・・・・・延長ドレイン領
域の横方向長さ、Ｌ３・・・・・・ＰＴ＠域の横方向長
さ、Ｌ４・・・・・・延長ドレイン領域の横方向長さ。 代理人の氏名 弁理士 小鍛治 明はが２名第 図 １２−−−ｄＡＫＬイシ鳥看ｒ４、 第 図 ＋１−一一シリコソ、１ｇ ＋１−１長１３４ン凄肴ｒ鴫、 １丁−・′へス々貴■啄 ＩＩ−−−１ハス ５−ＭＬイン 寥−一−・ノース
Claims (1)
- 一導電型のシリコン基板に、前記シリコン基板とは逆導
電型の延長ドレイン領域とソース領域を設け、前記延長
ドレイン領域内にシリコン基板と同一導電型領域を形成
し、シリコン基板表面でのドレイン、ソースの各領域と
シリコン基板との境界線の全部または一部が曲線によっ
て形成されるとともに、前記延長ドレイン領域と延長ド
レイン領域内に形成された領域の横方向の長さを、表面
でのドレイン、ソースの各領域とシリコン基板との境界
線が直線で形成された部分よりも、曲線で形成された部
分でドレイン領域の外側にソース領域が存在する部分に
おいて、長くした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225799A JP2599494B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225799A JP2599494B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107879A true JPH04107879A (ja) | 1992-04-09 |
| JP2599494B2 JP2599494B2 (ja) | 1997-04-09 |
Family
ID=16834967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225799A Expired - Fee Related JP2599494B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2599494B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012212842A (ja) * | 2011-03-23 | 2012-11-01 | Toshiba Corp | 半導体装置 |
| CN110299356A (zh) * | 2019-07-26 | 2019-10-01 | 宁波芯浪电子科技有限公司 | 一种用于mos管的静电保护方法 |
-
1990
- 1990-08-27 JP JP2225799A patent/JP2599494B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012212842A (ja) * | 2011-03-23 | 2012-11-01 | Toshiba Corp | 半導体装置 |
| CN110299356A (zh) * | 2019-07-26 | 2019-10-01 | 宁波芯浪电子科技有限公司 | 一种用于mos管的静电保护方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2599494B2 (ja) | 1997-04-09 |
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Legal Events
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