JPH01128465A - 静電破壊防止素子を具備した半導体装置 - Google Patents
静電破壊防止素子を具備した半導体装置Info
- Publication number
- JPH01128465A JPH01128465A JP28521587A JP28521587A JPH01128465A JP H01128465 A JPH01128465 A JP H01128465A JP 28521587 A JP28521587 A JP 28521587A JP 28521587 A JP28521587 A JP 28521587A JP H01128465 A JPH01128465 A JP H01128465A
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- JP
- Japan
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- pad
- well
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔概要〕
静電耐圧強化用保護ダイオードを具備した半導体装置に
おいて、保護ダイオードをバンド部分の面積を利用して
設けた構造に関し、 静電耐圧強化用の保護ダイオードであって、入出力回路
の面積をとることなく、面積の大なるものを提供するこ
とを目的とし、 入出力接続用のパッドが設けられた一導電型の半導体基
板の該パッドの下の部分にバンドとほぼ等しい面積の反
対導電型のウェルが設けられ、該ウェルにはバンドとコ
ンタクトをとる基板と同導電型の領域とウェルの接地用
の配線とコンタクトをとる反対導電型の領域が設けられ
、前記ウェルと反対導電型領域との間に保護ダイオード
が形成されてなることを特徴とする静電破壊防止素子を
具備した半導体装置を含み構成する。
おいて、保護ダイオードをバンド部分の面積を利用して
設けた構造に関し、 静電耐圧強化用の保護ダイオードであって、入出力回路
の面積をとることなく、面積の大なるものを提供するこ
とを目的とし、 入出力接続用のパッドが設けられた一導電型の半導体基
板の該パッドの下の部分にバンドとほぼ等しい面積の反
対導電型のウェルが設けられ、該ウェルにはバンドとコ
ンタクトをとる基板と同導電型の領域とウェルの接地用
の配線とコンタクトをとる反対導電型の領域が設けられ
、前記ウェルと反対導電型領域との間に保護ダイオード
が形成されてなることを特徴とする静電破壊防止素子を
具備した半導体装置を含み構成する。
本発明は、静電耐圧強化用保護ダイオードを具備した半
導体装置において、保護ダイオードをバラド部分の面積
を利用して設けた構造に関する。
導体装置において、保護ダイオードをバラド部分の面積
を利用して設けた構造に関する。
第３図に示される静電耐圧防止回路は知られたものであ
り、図中、３１はパッド、３２は保護ダイオード、３３
は抵抗３４と組み合わされたダイオード、旧、０２はＣ
ＭＯＳ ｌ−ランジスタを構成するＭＯＳ ）ランジス
タである。
り、図中、３１はパッド、３２は保護ダイオード、３３
は抵抗３４と組み合わされたダイオード、旧、０２はＣ
ＭＯＳ ｌ−ランジスタを構成するＭＯＳ ）ランジス
タである。
パッド３１は図示しないボンディングワイヤで図示しな
い半導体パッケージのピン（外リードとも呼称される）
に接続されるもので、パッドに負電荷（ノイズ）が加え
られたとき電流は矢印１方向に流れてＣＭＯＳ ｌ−ラ
ンジスタのゲートが保護される。
い半導体パッケージのピン（外リードとも呼称される）
に接続されるもので、パッドに負電荷（ノイズ）が加え
られたとき電流は矢印１方向に流れてＣＭＯＳ ｌ−ラ
ンジスタのゲートが保護される。
第３図に示した従来の静電耐圧防止回路においては、パ
ッドに負電荷が加えられた場合に、保護ダイオード３２
よりも先に（前に）抵抗３４が破壊される問題があるこ
とが判明した。通常抵抗３４は拡散層で構成されるが、
本発明者の実験ではパッドに大なる負電荷が加えられた
ときに、この拡散層に亀裂が発生することが確認された
。
ッドに負電荷が加えられた場合に、保護ダイオード３２
よりも先に（前に）抵抗３４が破壊される問題があるこ
とが判明した。通常抵抗３４は拡散層で構成されるが、
本発明者の実験ではパッドに大なる負電荷が加えられた
ときに、この拡散層に亀裂が発生することが確認された
。
そこで、第４図に示される如く、保護ダイオード３２を
抵抗３４の前に配置することにより抵抗３４の破壊を防
止する方法が提案された。
抵抗３４の前に配置することにより抵抗３４の破壊を防
止する方法が提案された。
保護ダイオードの強化を図るためには、ダイオードの面
積を広くとらなければならないために、静電耐圧を強化
しようとすれば、保護ダイオードの面積が大になり、入
出力回路の面積が大になる問題がある。
積を広くとらなければならないために、静電耐圧を強化
しようとすれば、保護ダイオードの面積が大になり、入
出力回路の面積が大になる問題がある。
そこで本発明は、静電耐圧強化用の保護ダイオードであ
って、入出力回路の面積をとることなく、面積の大なる
ものを提供することを目的とする。
って、入出力回路の面積をとることなく、面積の大なる
ものを提供することを目的とする。
上記問題点は、入出力接続用のバンドが設けられた一導
電型の半導体基板の該パッドの下の部分にパッドとほぼ
等しい面積の反対導電型のウェルが設けられ、咳ウェル
にはパッドとコンタクトをとる基板と同導電型の領域と
ウェルの接地用の配線とコンタクトをとる反対導電型の
領域が設けられ、前記ウェルと反対導電型領域との間に
保護ダイオードが形成されてなることを特徴とする静電
破壊防止素子を具備した半導体装置によって解決される
。
電型の半導体基板の該パッドの下の部分にパッドとほぼ
等しい面積の反対導電型のウェルが設けられ、咳ウェル
にはパッドとコンタクトをとる基板と同導電型の領域と
ウェルの接地用の配線とコンタクトをとる反対導電型の
領域が設けられ、前記ウェルと反対導電型領域との間に
保護ダイオードが形成されてなることを特徴とする静電
破壊防止素子を具備した半導体装置によって解決される
。
本発明は、第１図に示す保護ダイオードによって従来の
保護ダイオードの面積の問題を解決するものであり、パ
ッドの下に接地された保護ダイオードを設けることによ
り、パターン面積の縮小が可能となり、またパッドの面
積は、従来の保護ダイオードよりも面積が広く、保護ダ
イオードが従来よりも大型化され、静電耐圧の強化が実
現される。
保護ダイオードの面積の問題を解決するものであり、パ
ッドの下に接地された保護ダイオードを設けることによ
り、パターン面積の縮小が可能となり、またパッドの面
積は、従来の保護ダイオードよりも面積が広く、保護ダ
イオードが従来よりも大型化され、静電耐圧の強化が実
現される。
以下、本発明を図示の一実施例により具体的に説明する
。
。
第１図（ａ）は本発明実施例平面図、同図（ｂ）は同図
（ａ）のＢ−Ｂ線断面図で、図中、１１はｎ−型のシリ
コン基板、１°２はｐ型ウェル、１３はｎ＋型領領域１
４はｐ“型領域、１５は二酸化シリコン（５ｉ０２）膜
、１６は燐・シリケート・ガラス（ＰＳＧ ） 膜、１
７はアルミニウム（Ａ６）配線、１８はＡｌのパッド、
１９はＰＳＧ膜である。
（ａ）のＢ−Ｂ線断面図で、図中、１１はｎ−型のシリ
コン基板、１°２はｐ型ウェル、１３はｎ＋型領領域１
４はｐ“型領域、１５は二酸化シリコン（５ｉ０２）膜
、１６は燐・シリケート・ガラス（ＰＳＧ ） 膜、１
７はアルミニウム（Ａ６）配線、１８はＡｌのパッド、
１９はＰＳＧ膜である。
本発明実施例では、ｎ−型シリコン基板１１内にｐ型ウ
ェル１２が形成されてなり、このｐ型ウェル１２内にパ
ッド１８の面積にほぼ等しい面積のｎ＋型領領域１３設
けられ、ｐ型ウェル１２とｎ＋型領領域１３間で図に模
式的に符号２２を付して示すダイオードが形成される。
ェル１２が形成されてなり、このｐ型ウェル１２内にパ
ッド１８の面積にほぼ等しい面積のｎ＋型領領域１３設
けられ、ｐ型ウェル１２とｎ＋型領領域１３間で図に模
式的に符号２２を付して示すダイオードが形成される。
他方、ｐ型ウェル１２を接地するために、ｐ１型領域１
４をｐ型ウェル１２内に設け、そこからへβ配線１７を
取り出してｐ型ウェル１２をグランド接地する。なお図
において、２０はパッド１８のための窓、２１はパッド
１８とｎ＋型領領域１３のコンタクトをとるための窓で
ある。
４をｐ型ウェル１２内に設け、そこからへβ配線１７を
取り出してｐ型ウェル１２をグランド接地する。なお図
において、２０はパッド１８のための窓、２１はパッド
１８とｎ＋型領領域１３のコンタクトをとるための窓で
ある。
第１図のデバイスの等価回路図は第２図に示され、２２
は保護ダイオードを表すが、それは前記した如く、パッ
ド１８の下のｎ”型領域１３とＰ型ウエル１２とで構成
されるダイオードで、第２図に円Ａで囲む部分はパッド
１８とその下の基板部分とで構成される領域、３３はダ
イオード、３４は抵抗である。
は保護ダイオードを表すが、それは前記した如く、パッ
ド１８の下のｎ”型領域１３とＰ型ウエル１２とで構成
されるダイオードで、第２図に円Ａで囲む部分はパッド
１８とその下の基板部分とで構成される領域、３３はダ
イオード、３４は抵抗である。
第４図に示した保護ダイオード３２はパッド３１の外部
で形成されているが、本発明では、第１図と第２図に示
した如く、パッド１８の下にダイオード２２を形成する
ことで、入出力セル（第２図のＡの部分）の縮小化が実
現されるのである。
で形成されているが、本発明では、第１図と第２図に示
した如く、パッド１８の下にダイオード２２を形成する
ことで、入出力セル（第２図のＡの部分）の縮小化が実
現されるのである。
ｐ型ウェル１２の電位をグランドに接地し、ｎ ＋型頭
域１３は入出力用のパッド１８とコンタクトをとってい
るために、第２図に示す保護ダイオード２２が作られる
のである。
域１３は入出力用のパッド１８とコンタクトをとってい
るために、第２図に示す保護ダイオード２２が作られる
のである。
以上のように本発明によれば、保護ダイオードがパッド
の下に設けられているので、入出力回路の面積が縮小さ
れる一方で、ダイオードの面積が大にとられ、静電耐圧
の強化が実現される効果がある。
の下に設けられているので、入出力回路の面積が縮小さ
れる一方で、ダイオードの面積が大にとられ、静電耐圧
の強化が実現される効果がある。
第１図は本発明実施例の図で、その（ａｌは平面図、そ
の（ｂ）は同図ｆａ）のＢ−Ｂ線断面図、第２図は第１
図のデバイスの等価回路図、第３図と第４図は従来例の
回路図である。 図中、 １１はｎ−型シリコン基板、 １２はｐ型ウェル、 １３はｎ＋型領領域 １４はｐ＋型領領域 １５は ＳｉＯ２膜、 １６はＰＳＧ膜、 １７はＡ１配線、 １８はパッド、 １９はＰＳＧ膜、 ２０はパッドの窓、 ２１はコンタクト窓、 ２２は保護ダイオード を示す。 （ｂ） 本発明実施例セロ ２１ 図 す１（！１のデバイスの博イめ回路図 が２図 従１ＬイＦり回路Ｃワ 第３ 図 ｊ之！伊１田路圀 ７Ｓ４ ＋ｖ
の（ｂ）は同図ｆａ）のＢ−Ｂ線断面図、第２図は第１
図のデバイスの等価回路図、第３図と第４図は従来例の
回路図である。 図中、 １１はｎ−型シリコン基板、 １２はｐ型ウェル、 １３はｎ＋型領領域 １４はｐ＋型領領域 １５は ＳｉＯ２膜、 １６はＰＳＧ膜、 １７はＡ１配線、 １８はパッド、 １９はＰＳＧ膜、 ２０はパッドの窓、 ２１はコンタクト窓、 ２２は保護ダイオード を示す。 （ｂ） 本発明実施例セロ ２１ 図 す１（！１のデバイスの博イめ回路図 が２図 従１ＬイＦり回路Ｃワ 第３ 図 ｊ之！伊１田路圀 ７Ｓ４ ＋ｖ
Claims (1)
- 【特許請求の範囲】 入出力接続用のパッド（１８）が設けられた一導電型
の半導体基板（１１）の該パッド（１８）の下の部分に
パッド（１８）とほぼ等しい面積の反対導電型のウェル
（１２）が設けられ、 該ウェル（１２）にはパッド（１８）とのコンタクトを
とる基板と同導電型の領域（１３）とウェルの接地用の
配線（１７）とコンタクトをとる反対導電型の領域（１
４）が設けられ、 前記ウェル（１２）と反対導電型領域（１３）との間に
保護ダイオード（２２）が形成されてなることを特徴と
する静電破壊防止素子を具備した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28521587A JPH01128465A (ja) | 1987-11-13 | 1987-11-13 | 静電破壊防止素子を具備した半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28521587A JPH01128465A (ja) | 1987-11-13 | 1987-11-13 | 静電破壊防止素子を具備した半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01128465A true JPH01128465A (ja) | 1989-05-22 |
Family
ID=17688596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28521587A Pending JPH01128465A (ja) | 1987-11-13 | 1987-11-13 | 静電破壊防止素子を具備した半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01128465A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828119A (en) * | 1994-10-06 | 1998-10-27 | Fujitsu Limited | MOS LSI with projection structure |
| KR100293271B1 (ko) * | 1998-08-12 | 2001-09-17 | 김충환 | 정전방전방지를위한반도체소자 |
| JP2013042071A (ja) * | 2011-08-19 | 2013-02-28 | Seiko Instruments Inc | 半導体装置 |
-
1987
- 1987-11-13 JP JP28521587A patent/JPH01128465A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828119A (en) * | 1994-10-06 | 1998-10-27 | Fujitsu Limited | MOS LSI with projection structure |
| KR100293271B1 (ko) * | 1998-08-12 | 2001-09-17 | 김충환 | 정전방전방지를위한반도체소자 |
| JP2013042071A (ja) * | 2011-08-19 | 2013-02-28 | Seiko Instruments Inc | 半導体装置 |
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