JPH0410806A

JPH0410806A - ディジタルフィルタ

Info

Publication number: JPH0410806A
Application number: JP11362490A
Authority: JP
Inventors: Kimihiko Kono; 公彦河野
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1990-04-27
Filing date: 1990-04-27
Publication date: 1992-01-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディジタルフィルタに関し、特にディジタル変
調装置の送信帯域制限等に使用される伝送速度可変型の
ディジタルフィルタに関する。

〔従来の技術〕

従来の伝送速度可変型のディジタルフィルタは、第４図
の構成図に示すように、データ人カフより入力されたシ
リアルデータであるディジタル入力信号と、データクロ
ック入力８とは、シフトレジスタ１にてシリアルデータ
の各ビットごとに順次１ビツトずつｎビット遅延させて
ｎビットのパラレルデータとしてＲＯＭ３の上位アドレ
スに入力する。また、入力データのクロック入力８に同
期したデータクロックの２〜ｍ倍までのサンプリングク
ロック入力９〜１１をＲＯＭ３の下位アドレスに入力す
る。このサンプリングクロックにより、あらかじめＲＯ
Ｍ内に書き込まれたフィルタリングデータをラッチ回路
４に読み出す事で、テーブル参照型のｎタップｍ倍サン
プルの非巡回形フィルタ（ＦＩＲフィルタという）とな
る。このラッチ回路４の出力はＤ／Ａ変換器５によりア
ナログ信号に変換される。次にＤ／Ａ変換器５の出力は
アナログフィルタ６Ａ〜６ＣのＵ）ずれ力）をセレクタ
スイッチ１４で選択して通過させ、所要のスペクトルだ
けを取り出してデータ出力１３力）ら最終データを得て
いる。

今、例えば、伝送速度可変型のティシタ′ル入力データ
のクロックが６４ＫＢ／ｓ、１２８ＫＢ／ｓ、ＩＭＢ／
ｓの３種類の伝送速度とし、サンプリングクロックとし
てはデータクロ・ンクの８倍。

１６倍、３２倍（ｍ＝　３２　＞である３種類のクロッ
クをサンプリン名クロツタ入力９〜１２から入力したと
する。この場合には伝送速度６４ＫＢ／ｓ、１２８ＫＢ
／ｓ、ＩＭＢ／Ｓの入力データはそれぞれ３２倍、１６
倍、８倍のサンプリングクロックでサンプリングされる
。ここで、伝送速度が６４ＫＢ／Ｓ、ＩＭＢ／ｓの２つ
の入力データが入力されると、この入力データに対応し
て倍数ｍの高い順から割り当てられ、３２倍と１６倍の
２種類のサンプリングクロ・ンクでサンプリングされる
。すなわち、入力データのクロ・ンク周波数ｆＲとサン
プリングクロ・ンク周波数ｆｓとの比で・ある正規化率
ｆ　ｓ　／　ｆ　Ｒは同じＩＭＢ／Ｓの入力データでも
ｆ　ｓ　／　ｆ　Ｒ＝　８又は１６と異なり、かつ、サ
ンプリングクロックも１６ＫＢ／Ｓと相当に高いクロッ
クをＲＯＭ３の読み出し用に使わなければならない。こ
こでアナログフィルタ６Ａ〜６Ｃの役割は、希望波のス
ペクトルｆＲを取り出し、かつ、サンプリングクロック
周波数ｆ５およびｆｓの整数倍で発生するサンプリング
ノイズを除去することにある。この役割をＤ／Ａ変換器
５出力のスペクトルとアナログフィルタの帯域との関係
を示す第３図により補足説明する。この図より容易に理
解できるように、ディジタルフィルタのサンプリング周
波数ｆ５が、伝送速度のｍ倍で正規化されていれば、伝
送速度が変化すれば、希望波のスペクトルを通過させる
所要帯域幅ｆＲだけでなくサンプリング周波数ｆ５が変
化し、サンプリングノイズの周波数が変化する事になる
。

すなわち、前述の具体的な数値例にも示したように、入
力データがデータクロック６４　Ｋ　Ｂ／５（ｆＲ）に
対しサンプリング周波数ｆｓ＝６４Ｘ３２ＫＢ／Ｓを使
用した場合のアナログフィルタと、データクロックＩＭ
Ｂ／Ｓ　（ｆｌｌ）に対し、ｆｓ＝ＩＸ１８ＭＢ／Ｓを
使用した場合のアナログフィルタとでは、伝送速度に対
応して別のアナログフィルタを用意して、その帯域を変
更してやらなければ、サンプリングノイズをあらゆる伝
送速度で除去する事が不可能となる。そこで従来例では
、第４図に示すように、複数のアナログフィルタ６Ａ〜
６Ｃを伝送速度に応じてセレクタスイッチ１４で選択し
て切り換える方式か採用されていた。

〔発明が解決しようとする課題〕

上述した従来のディジタルフィルタでは、複数のアナロ
グフィルタとそれらの中からいずれか１つを選択するセ
レクタスイッチが必要であるので、回路規模が極めて大
きくなるという欠点がある。また、サンプリングクロッ
クを倍数ｍの高い方から順次割り当てて行く方式なので
、特に伝送速度が高いデータが入力された場合にサンプ
リングクロックの周波数か高い周波数でＲＯＭの読み出
しを行う可能性があり、高速用ＲＯＭを使用しなければ
ならない欠点がある。

本発明の目的はデータ入力の伝送速度が広範囲に変化し
た場合でもアナログフィルタを１個で実現し、かつ、高
速ＲＯＭのような高級なＲＯＭを使用しなくてよいディ
ジタルフィルタを提供することにある。

〔課題を解決するための手段〕

本発明のディジタルフィルタは、複数個の伝送速度の異
なるディジタル信号およびこのディジタル信号の各クロ
ックを入力してシリアルパラレル変換を行うシフトレジ
スタと、このパラレル信号を上位アドレスに入力し、前
記ディジタル信号のそれぞれをサンプリングするサンブ
リジグクロックを下位アドレスに入力するＲＯＭと、前
記上位および下位アドレスの情報をもとに前記ＲＯＭ内
にあらかじめ格納されたフィルタリングデータを読み出
しディジタルアナログ変換した後に希望するアナログ信
号を取り出し不要のサンプリングノイズを除去するアナ
ログフィルタとを有するディジタルフィルタにおいて、あらかじめ想定される入力ディジタル信号のクロック周
波数の２＃、（Ｌは自然数）倍の周波数のサンプリング
クロックＡを用意し、順次入力される伝送速度の異なる
ディジタル信号に対応する制御信号により前記複数個の
サンプリングクロックＡから任意のサンプリングクロッ
クを選択して前記ＲＯＭの下位ア・ドレスに入力するセ
レクタを有し、前記サンプリングクロックＡおよびサン
プリングノイズが入力ディジタル信号の伝送速度が異な
っても１個のアナログフィルタで除去されることを特徴
とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す構成図である。第１図
の実施例は従来例と同様な構成のデータ人カフ、シフト
レジスタ２．ＲＯＭ３．ラッチ回路４．Ｄ／Ａ変換器５
．データ出力１３に、本実施例でサンプリングクロック
入力９〜１５と、セレクタ１と、１個のアナログフィル
タ６とを有する構成となっている。データ人カフから入
力されたシリアルデータであるディジタル入力信号はシ
フトレジスタ２にてクロック人力８により１〜ｎビツト
遅延されてｎビットのパラレル信号としてＲＯＭ３の上
位アドレスに入力される。次に高速サンプリング用クロ
ック９〜１１をセレクタ１に入力する。本実施例では伝
送速度を可変した時に必要な最大サンプル数は、前述の
具体的な数値例に示したように、伝送速度を最小（例え
ば６４Ｋ　Ｂ／Ｓ　）にした時に必要なサンプル数（例
えば３２倍）とし、この最大サンプル数を力とする。

また、最小サンプルの倍数はアナログフィルタのローパ
スフィルタのカットオフ周波数での減衰特性の限界と、
通常のＲＯＭを使用する場合の読み出し速度から決定さ
れるが、伝送速度の４倍が一般的である。したかつてサ
ンプリングクロック入力９〜１５は各種の伝送速度のデ
ータをあらかじめ想定し２〜Ｌ倍までの複数個、例えば
４，８゜１６．３２倍（Ｌ＝３２）のサンプリングクロ
ックを入力する。セレクタ１はデータ人力１のデータの
伝送速度に応じて任意のサンプリングクロックを選択す
る回路で、入力データに応じて制御信号１６により選択
動作を行う。今、−例として入力データとして入力デー
タクロック６４ＫＢ／Ｓ、１２８ＫＢ／Ｓ、ＩＭＢ／Ｓ
を入力すると、サンプリングクロックはそれぞれ３２倍
、１６倍、４倍のように選択される。したかってアナロ
グフィルタのカットオフ周波数は６４Ｘ３２＝２０４８
ＫＨｚ、１２８Ｘ１６＝２０９８ＫＨｚ。

ＩＸ４＝４ＭＨｚより若干低い周波数（例えばＩＭＨｚ
）に設定された１個のアナログフィルタで実現できる。

また、データ入力ＩＭＢ／Ｓのサンプリング周波数クロ
ックも４ＭＢ／Ｓなので通常のＲＯＭを使用できる。セ
レクタ１は第２図の回路図に示すように、入力されるサ
ンプリンククロックの数だけセレクタ回路９Ａ〜ＩＩＡ
が設けられており、例えばサンプリングクロック入力９
〜１１から２倍、４倍、８倍クロックが入力されるとす
ると、２ヒツトの制御信号によりそれぞれのセレクタ回
路９Ａ〜ＩＩＡが通過又は阻止動作に設定され、必要な
サンプリングクロックのみＲＯＭ３の下位アドレスに入
力される。それ以外のＲＯＭ　’３のアドレスは°“Ｌ
　”レベルに固定される。

この信号をラッチ回路４でリタイミングし、Ｄ／Ａ変換
器５でアナログ電圧として出力する。このＤ／Ａ変換器
５出力ではサンプリングノイズの周波数帯が、アナログ
フィルタの減衰域になる様に伝送速度に対応してサンプ
ル速度が可変されているので、アナログフィルタ６の出
力は入力の伝送速度を変更しても常に１個のアナログフ
ィルタで所要のスペクトルを得る事が可能である。

〔発明の効果〕

以上説明したように本発明は、多種類の伝送速度の異な
るデータ入力に応じた複数個のサンプリングクロックを
入力し、外部からの制御信号により任意のサンプリング
クロックを選択するセレクタと、１個のアナログフィル
タとを有することにより、従来の複数個のアナログフィ
ルタとこれらのアナログフィルタのセレクタスイッチを
必要としない簡単な回路構成のディジタルフィルタを提
供できる効果がある。また、前述のセレクタの採用によ
り、このディジタルフィルタに使用されるＲＯＭが通常
の読み出し速度のＲＯＭを使用できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は第１図の
セレクタ１の回路図、第３図は一般的なサンプリング信
号およびサンプリングノイズを除去する説明図、第４図
は従来のディジタルフィルタの構成図である。１・・・セレクタ、２・・・シフトレジスタ、３・・・
ＲＯＭ、４・・・ラッチ回路、５・・・Ｄ／Ａ変換器、
６．６Ａ〜６Ｃ・・・アナログフィルタ、７・・・テ゛
−タ入力、８・・・データクロック入力、９〜１．１．
１５・・・サンプリングクロック入力、１３・・・デー
タ出力、１６・・・制御信号入力。

Claims

【特許請求の範囲】１、複数個の伝送速度の異なるディジタル信号およびこ
のディジタル信号の各クロックを入力してシリアルパラ
レル変換を行うシフトレジスタと、このパラレル信号を
上位アドレスに入力し、前記ディジタル信号のそれぞれ
をサンプリングするサンプリングクロックを下位アドレ
スに入力するＲＯＭと、前記上位および下位アドレスの
情報をもとに前記ＲＯＭ内にあらかじめ格納されたフィ
ルタリングデータを読み出しディジタルアナログ変換し
た後に希望するアナログ信号を取り出し不要のサンプリ
ングノイズを除去するアナログフィルタとを有するディ
ジタルフィルタにおいて、あらかじめ想定される入力デ
ィジタル信号のクロック周波数の２ｌ（ｌは自然数）倍
の周波数のサンプリングクロックＡを用意し、順次入力
される伝送速度の異なるディジタル信号に対応する制御
信号により前記複数個のサンプリングクロックＡから任
意のサンプリングクロックを選択して前記ＲＯＭの下位
アドレスに入力するセレクタを有し、前記サンプリング
クロックＡおよびサンプリングノイズが入力ディジタル
信号の伝送速度が異なっても１個のアナログフィルタで
除去されることを特徴とするディジタルフィルタ。２、前記２ｌ倍の上限および下限の数値は入力ディジタ
ル信号の最低および最高伝送速度のサンプリングクロッ
クにそれぞれ対応し、かつ、前記２ｌ倍の上限および下
限の数値は前記アナログフィルタの高域周波数遮断特性
の遮断周波数に対応して定められることを特徴とする請
求項１記載のディジタルフィルタ。