JPH02256307A - バイナリトランスバーサルフィルタ - Google Patents
バイナリトランスバーサルフィルタInfo
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- JPH02256307A JPH02256307A JP7703289A JP7703289A JPH02256307A JP H02256307 A JPH02256307 A JP H02256307A JP 7703289 A JP7703289 A JP 7703289A JP 7703289 A JP7703289 A JP 7703289A JP H02256307 A JPH02256307 A JP H02256307A
- Authority
- JP
- Japan
- Prior art keywords
- data
- shift registers
- weighted addition
- selector
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、例えばディジタル無線通信装置において、ロ
ールオフ整形に用いられるバイナリトランスバーサルフ
ィルタに関する。
ールオフ整形に用いられるバイナリトランスバーサルフ
ィルタに関する。
（従来の技術）
ディジタル無線通信方式においてロールオフ整形を行な
う回路としては、従来ＬＣＲフィルタなどの周波数領域
のフィルタと、バイナリトランスバーサルフィルタのよ
うな時間領域のフィルタとがある。このうちバイナリト
ランスバーサルフィルタは、例えばｍ値のフィルタの場
合、先ず受信入力データをそのクロックをｎ逓倍したク
ロ・ツクでサンプリングしてシフトレジスタに直列にシ
フト入力する。そして、１ビツトシフト入力する毎にこ
のシフトレジスタからデータを並列出力し、この並列出
力データを重み付け加算回路としての読出し専用メモリ
（ＲＯＭ）にアドレスとして供給する。このＲＯＭには
、上記アドレスとして供給されるデータの全てのパター
ンに応じた重み付け加算データが予め記憶されている。
う回路としては、従来ＬＣＲフィルタなどの周波数領域
のフィルタと、バイナリトランスバーサルフィルタのよ
うな時間領域のフィルタとがある。このうちバイナリト
ランスバーサルフィルタは、例えばｍ値のフィルタの場
合、先ず受信入力データをそのクロックをｎ逓倍したク
ロ・ツクでサンプリングしてシフトレジスタに直列にシ
フト入力する。そして、１ビツトシフト入力する毎にこ
のシフトレジスタからデータを並列出力し、この並列出
力データを重み付け加算回路としての読出し専用メモリ
（ＲＯＭ）にアドレスとして供給する。このＲＯＭには
、上記アドレスとして供給されるデータの全てのパター
ンに応じた重み付け加算データが予め記憶されている。
このため、上記シフトレジスタからデータが並列出力さ
れる毎に、ＲＯＭからはこのデータに対応する重み付け
加算された補償データが読み出される。そして、このＲ
ＯＭから読み出された補償データはディジタル・アナロ
グ変換器でアナログ信号に変換され、かつ平滑化された
のち出力される。この種のフィルタを用いると、ディジ
タル的に動作していることから入力データに対し常に理
想に近い補償を行なうことができる。
れる毎に、ＲＯＭからはこのデータに対応する重み付け
加算された補償データが読み出される。そして、このＲ
ＯＭから読み出された補償データはディジタル・アナロ
グ変換器でアナログ信号に変換され、かつ平滑化された
のち出力される。この種のフィルタを用いると、ディジ
タル的に動作していることから入力データに対し常に理
想に近い補償を行なうことができる。
（発明が解決しようとする課題）
ところがこのような従来のフィルタは、受信入力データ
をそのクロックのｎ倍のクロックでサンプリングしかつ
ＲＯＭをアクセスしている。このため、伝送りロックの
ｎ倍の速度で動作する高速のＲＯＭが必要となり、この
種のＲＯＭは一般に小容量であるためタップ数を多くす
ることができず、また分解能を高められないという欠点
があった。また、さらに大容量の無線伝送システムにな
るとＲＯＭ動作限界により使用することができなかった
。
をそのクロックのｎ倍のクロックでサンプリングしかつ
ＲＯＭをアクセスしている。このため、伝送りロックの
ｎ倍の速度で動作する高速のＲＯＭが必要となり、この
種のＲＯＭは一般に小容量であるためタップ数を多くす
ることができず、また分解能を高められないという欠点
があった。また、さらに大容量の無線伝送システムにな
るとＲＯＭ動作限界により使用することができなかった
。
そこで本発明はこの点に着目し、高速動作用のメモリを
不要としてタップ数の増加および分解能の向上を図り、
大容量の無線伝送システムでも十分に使用可能なバイナ
リトランスバーサルフィルタを提供することを目的とす
る。
不要としてタップ数の増加および分解能の向上を図り、
大容量の無線伝送システムでも十分に使用可能なバイナ
リトランスバーサルフィルタを提供することを目的とす
る。
［発明の構成］
（課題を解決するための手段）
本発明は、ｍ値のバイナリトランスバーサルフィルタに
おいて、受信データを相互に２π／ｎの位相差を有して
１周期間隔でそれぞれサンプリングし直列シフト入力す
るｍ×ｎ個のシフトレジスタと、これらｍ Ｘ ｎ個の
シフトレジスタの並列出力をアドレスとして各々入力し
これらの並列出力に対応して予め記憶してある重み付け
加算データをそれぞれ読出すｍ Ｘ ｎ個のメモリと、
これらｍ×ｎ個のメモリから読み出された各重み付け加
算データを順に択一的に選択出力するセレクタと、この
セレクタにより選択出力された重み付け加算データを上
記サンプリング周波数のｎ倍の周波数でアナログ信号に
変換するディジタル・アナログ変換器とを備えたもので
ある。
おいて、受信データを相互に２π／ｎの位相差を有して
１周期間隔でそれぞれサンプリングし直列シフト入力す
るｍ×ｎ個のシフトレジスタと、これらｍ Ｘ ｎ個の
シフトレジスタの並列出力をアドレスとして各々入力し
これらの並列出力に対応して予め記憶してある重み付け
加算データをそれぞれ読出すｍ Ｘ ｎ個のメモリと、
これらｍ×ｎ個のメモリから読み出された各重み付け加
算データを順に択一的に選択出力するセレクタと、この
セレクタにより選択出力された重み付け加算データを上
記サンプリング周波数のｎ倍の周波数でアナログ信号に
変換するディジタル・アナログ変換器とを備えたもので
ある。
（作用）
この結果本発明によれば、受信入力データに対する重み
付け加算処理はｎ個のメモリにより分担して行なわれる
ことになるため、細かなタップ重み付けデータを得る場
合でも各メモリはデータのクロック速度で動作させるこ
とが可能となる。
付け加算処理はｎ個のメモリにより分担して行なわれる
ことになるため、細かなタップ重み付けデータを得る場
合でも各メモリはデータのクロック速度で動作させるこ
とが可能となる。
このため、高速動作用のメモリは不要となり、したがっ
てタップ数を多くするとともに分解能を高めることがで
きる。また大容量の無線伝送システムにも適用すること
が可能となる。
てタップ数を多くするとともに分解能を高めることがで
きる。また大容量の無線伝送システムにも適用すること
が可能となる。
（実施例）
次に図面を参照して本発明の一実施例を説明する。尚、
本実施例ではｍ−１（２値）、ｎ−２（π移相）の場合
を例にとって説明する。
本実施例ではｍ−１（２値）、ｎ−２（π移相）の場合
を例にとって説明する。
第１図は、同実施例における２値のバイナリトランスバ
ーサルフィルタの構成を示すものである。
ーサルフィルタの構成を示すものである。
このフィルタは、２個の読出し専用メモリ（ＲＯＭ）１
１．１２と、これらのＲＯＭＩ １゜１２に対応して設
けられた２個のにビットシフトレジスタ２１．２２と、
データセレクタ３ｏとを備えている。
１．１２と、これらのＲＯＭＩ １゜１２に対応して設
けられた２個のにビットシフトレジスタ２１．２２と、
データセレクタ３ｏとを備えている。
このうち先ずシフトレジスタ２１は、遅延素子４１によ
りπ／ｎ（本実施例ではｎ−２なのでπ／２）遅延され
たクロックＣＬＫに同期して受信データＤＴｉｎをサン
プリングしシリアルにシフト入力する。一方シフトレジ
スタ２２は、上記遅延素子４１で遅延されたクロックを
さらに遅延素子４２で２π／ｎ（っまりπ）遅延したク
ロックに同期して受信データＤ Ｔ ｉｎをサンプリン
グしシリアルに入力する。すなわち、これらのシフトレ
ジスタ２１．２２は相互に２π／ｎ（π）の移相差を有
して受信データＤＴ１ｎをサンプリングする。
りπ／ｎ（本実施例ではｎ−２なのでπ／２）遅延され
たクロックＣＬＫに同期して受信データＤＴｉｎをサン
プリングしシリアルにシフト入力する。一方シフトレジ
スタ２２は、上記遅延素子４１で遅延されたクロックを
さらに遅延素子４２で２π／ｎ（っまりπ）遅延したク
ロックに同期して受信データＤ Ｔ ｉｎをサンプリン
グしシリアルに入力する。すなわち、これらのシフトレ
ジスタ２１．２２は相互に２π／ｎ（π）の移相差を有
して受信データＤＴ１ｎをサンプリングする。
そしてこれらのシフトレジスタ２１．２２は、上記受信
データＤ Ｔ ｉｎが１ビツトシフト入カされる毎に、
入力したにビットのデータ（Ａ１）（Ａ２）をパラレル
に出力して上記各ＲＯＭＩ １゜１２にアドレスとして
供給する。
データＤ Ｔ ｉｎが１ビツトシフト入カされる毎に、
入力したにビットのデータ（Ａ１）（Ａ２）をパラレル
に出力して上記各ＲＯＭＩ １゜１２にアドレスとして
供給する。
ＲＯＭＩＩ、、１２は、上記シフトレジスタ２１゜２２
から供給されるデータｆＡｔ ］ 、 （Ａ２１ の
全てのパターンに対応するタップ重み付け加算データを
予め記憶したもので、上記シフトレジスタ２１．２２か
らデータ（Ａ、］ 、 （Ａ２１が供給される毎にこ
のデータに対応するタップ重み付け加算データ（Ｄｌ）
、 （Ｄ２）を読み出す。データセレクタ３０は、上記
２個のＲＯＭＩＩ、１２から読み出されたタップ重み付
け加算データ＋Ｄ１１．＋Ｄ２１を、上記遅延素子４１
で遅延されたクロックに同期して交互に切換えて択一的
に出力し、ディジタル・アナログ（Ｄ／Ａ）変換器５０
に供給する。尚、４３は上記切換用のクロックのタイミ
ングを微調整する遅延素子である。
から供給されるデータｆＡｔ ］ 、 （Ａ２１ の
全てのパターンに対応するタップ重み付け加算データを
予め記憶したもので、上記シフトレジスタ２１．２２か
らデータ（Ａ、］ 、 （Ａ２１が供給される毎にこ
のデータに対応するタップ重み付け加算データ（Ｄｌ）
、 （Ｄ２）を読み出す。データセレクタ３０は、上記
２個のＲＯＭＩＩ、１２から読み出されたタップ重み付
け加算データ＋Ｄ１１．＋Ｄ２１を、上記遅延素子４１
で遅延されたクロックに同期して交互に切換えて択一的
に出力し、ディジタル・アナログ（Ｄ／Ａ）変換器５０
に供給する。尚、４３は上記切換用のクロックのタイミ
ングを微調整する遅延素子である。
Ｄ／Ａ変換器５０は、上記データセレクタ３０から選択
出力されたタップ重み付け加算データ（Ｄ＋ ｌ 、Ｎ
）２１を、逓倍器５１ テｎ逓倍（本実施例ではｎｍ２
なので２逓倍）されたクロックに同期してそれぞれアナ
ログ信号に変換するもので、このアナログ信号は低域通
過フィルタ５２で高調波成分が除去されたのち、波形歪
みが補償されたデータＤＴｏｕｔとして出力される。
出力されたタップ重み付け加算データ（Ｄ＋ ｌ 、Ｎ
）２１を、逓倍器５１ テｎ逓倍（本実施例ではｎｍ２
なので２逓倍）されたクロックに同期してそれぞれアナ
ログ信号に変換するもので、このアナログ信号は低域通
過フィルタ５２で高調波成分が除去されたのち、波形歪
みが補償されたデータＤＴｏｕｔとして出力される。
このような構成であるから、いま仮に受信データＤ Ｔ
Ｉｎとして周期Ｔのシングルパルス（−０，５Ｔ≦０
，５Ｔの期間が“１°、他の期間は“０”）が人力され
たとする。そうすると、この受信データＤＴｌｎはシフ
トレジスタ２１．２２にクロックＣＬＫに同期してそれ
ぞれシフト入力される。このとき、各シフトレジスタ１
１．．１２に供給されるクロックＣＬＫは、遅延素子４
１．４２を通ることにより相互にπだけ位相差がつけら
れている。
Ｉｎとして周期Ｔのシングルパルス（−０，５Ｔ≦０
，５Ｔの期間が“１°、他の期間は“０”）が人力され
たとする。そうすると、この受信データＤＴｌｎはシフ
トレジスタ２１．２２にクロックＣＬＫに同期してそれ
ぞれシフト入力される。このとき、各シフトレジスタ１
１．．１２に供給されるクロックＣＬＫは、遅延素子４
１．４２を通ることにより相互にπだけ位相差がつけら
れている。
このため、上記受信データＤＴｉｎは、シフトレジスタ
２１．２２に入力される際に相互にπだけ位相差を有す
るタイミングでかつ各々１周期毎にサンプリングされる
。
２１．２２に入力される際に相互にπだけ位相差を有す
るタイミングでかつ各々１周期毎にサンプリングされる
。
そうして各シフトレジスタ２１．２２に入力された受信
データは、１ビツト入力される毎ににビットの（例えば
８ビツト）パラレルデータｉＡ１ ）、（Ａ２ ］ と
なって出力され、各ＲＯＭ１１．１２にアドレスとして
それぞれ供給される。
データは、１ビツト入力される毎ににビットの（例えば
８ビツト）パラレルデータｉＡ１ ）、（Ａ２ ］ と
なって出力され、各ＲＯＭ１１．１２にアドレスとして
それぞれ供給される。
ここで、各ＲＯＭＩＩ、１２にはシフトレジスタ２１．
２２から供給される受信データ（Ａ１）（Ａ２）の全て
のパターンに応じたタップ重み付け加算データが予め記
憶されている。例えば、周期Ｔのシングルパルスの受信
データに対しては第２図に示すその理想のパルス応答ｘ
（ｔ）を表わす重み付け加算データが予め記憶されて
いる。
２２から供給される受信データ（Ａ１）（Ａ２）の全て
のパターンに応じたタップ重み付け加算データが予め記
憶されている。例えば、周期Ｔのシングルパルスの受信
データに対しては第２図に示すその理想のパルス応答ｘ
（ｔ）を表わす重み付け加算データが予め記憶されて
いる。
したがって、上記各シフトレジスタ２１．２２から受信
シングルパルスのサンプリングデータｆＡ１）、 （
Ａ２１がアドレスとして出力されると、各ＲＯＭＩＩ、
１２からはそれぞれ第２図に示すａＯ＋２２＋ ・・・
、ａ１４およびａｌ＋ ａ３＋ ・・・ａ １５の重
み付け加算データ（８ビツト）Ｎ）ｔｌ（Ｄ２）がそれ
ぞれ読み出される。そしてこれらの重み付け加算データ
（Ｄ＋ ｌ 、 ｆＤ２）は、ブタセレクタ３０によ
り、遅延素子４１．４３をそれぞれ経たクロックＣＬＫ
に同期して交互に選択され出力される。例えばクロック
ＣＬＫの“Ｈ”レベル期間にＲＯＭＩＩから読み出され
た重み付け加算データ（Ｄｌ）が選択され、一方クロッ
クＣＬＫの″Ｌ″レベル期間にはＲＯＭ１２から読み出
された重み付け加算データ（Ｄ２）が選択される。
シングルパルスのサンプリングデータｆＡ１）、 （
Ａ２１がアドレスとして出力されると、各ＲＯＭＩＩ、
１２からはそれぞれ第２図に示すａＯ＋２２＋ ・・・
、ａ１４およびａｌ＋ ａ３＋ ・・・ａ １５の重
み付け加算データ（８ビツト）Ｎ）ｔｌ（Ｄ２）がそれ
ぞれ読み出される。そしてこれらの重み付け加算データ
（Ｄ＋ ｌ 、 ｆＤ２）は、ブタセレクタ３０によ
り、遅延素子４１．４３をそれぞれ経たクロックＣＬＫ
に同期して交互に選択され出力される。例えばクロック
ＣＬＫの“Ｈ”レベル期間にＲＯＭＩＩから読み出され
た重み付け加算データ（Ｄｌ）が選択され、一方クロッ
クＣＬＫの″Ｌ″レベル期間にはＲＯＭ１２から読み出
された重み付け加算データ（Ｄ２）が選択される。
そうしてデータセレクタ３０から交互に選択出力された
重み付け加算データ （Ｄｌ）、 （Ｄ２）は、Ｄ／Ａ
変換器５０に供給される。そして、このＤ／Ａ変換器５
０でディジタル信号からアナログ信号に変換されたのち
、低域通過フィルタ５２で高調波成分が除去され、これ
により補償されたシングルパルス（第２図に示したパル
ス応答Ｘ（ｔ））となって出力される。
重み付け加算データ （Ｄｌ）、 （Ｄ２）は、Ｄ／Ａ
変換器５０に供給される。そして、このＤ／Ａ変換器５
０でディジタル信号からアナログ信号に変換されたのち
、低域通過フィルタ５２で高調波成分が除去され、これ
により補償されたシングルパルス（第２図に示したパル
ス応答Ｘ（ｔ））となって出力される。
このように本実施例であれば、２値のバイナリトランス
バーサルフィルタにおいて、２個のＲＯＭＩＩ、１２お
よび２個のシフトレジスタ２１．２２とデータセレクタ
３０とを設け、受信データＤＴｉｎを上記各シフトレジ
スタ２１．２２で相互にπの位相差を有して１周期間隔
でそれぞれサンプリングし、これらのシフトレジスタ２
１゜２２の出力データに対応する重み付け加算データを
上記各ＲＯＭＩＩ、１２から読出し、これらの重み付け
加算データをデータセレクタ３０により交互に択一的に
選択してＤ／Ａ変換に供するようにしたので、受信デー
タＤ Ｔ Ｉｎに対する重み付け加算処理は２個のＲＯ
ＭＩＩ、１２で分担して行なわれることになるため、細
かなタップ重み付けデータを得る場合でも各ＲＯＭＩＩ
、１２は受信データＤＴＩｎのクロックＣＬＫの速度で
そのまま動作することができる。このため、高速動作用
のＲＯＭは不要となり、したがってタップ数を多くする
とともに分解能を高めることができる。また、データセ
レクタ３０についても、上記受信データＤＴ１ｎのクロ
ックＣＬＫによりそのまま選択動作を行なわせることが
できるので、高速のデータセレクタを不要にすることが
できる。したがって、大容量の無線伝送システムにも十
分に適用することが可能となる。
バーサルフィルタにおいて、２個のＲＯＭＩＩ、１２お
よび２個のシフトレジスタ２１．２２とデータセレクタ
３０とを設け、受信データＤＴｉｎを上記各シフトレジ
スタ２１．２２で相互にπの位相差を有して１周期間隔
でそれぞれサンプリングし、これらのシフトレジスタ２
１゜２２の出力データに対応する重み付け加算データを
上記各ＲＯＭＩＩ、１２から読出し、これらの重み付け
加算データをデータセレクタ３０により交互に択一的に
選択してＤ／Ａ変換に供するようにしたので、受信デー
タＤ Ｔ Ｉｎに対する重み付け加算処理は２個のＲＯ
ＭＩＩ、１２で分担して行なわれることになるため、細
かなタップ重み付けデータを得る場合でも各ＲＯＭＩＩ
、１２は受信データＤＴＩｎのクロックＣＬＫの速度で
そのまま動作することができる。このため、高速動作用
のＲＯＭは不要となり、したがってタップ数を多くする
とともに分解能を高めることができる。また、データセ
レクタ３０についても、上記受信データＤＴ１ｎのクロ
ックＣＬＫによりそのまま選択動作を行なわせることが
できるので、高速のデータセレクタを不要にすることが
できる。したがって、大容量の無線伝送システムにも十
分に適用することが可能となる。
尚、本発明は上記実施例に限定されるものではない。例
えば、上記実施例ではｎ−２（π位相）の場合について
説明したが、ｎ−３以上の場合でも同様に実施すること
ができる。例えばｎ−４の場合には、４個のＲＯＭ、４
個のシフトレジスタおよび４人力を択一的に選択可能な
データセレクタを設け、受信データを上記４個のシフト
レジスタで互いにπ／２の位相差を有するタイミングで
サンプリングしシフト入力すればよい。また、前記実施
例では受信データとしてシングルパルスが入力された場
合を例にとって説明したが、各ＲＯＭに入力され得る全
ての受信データのパターンに対応する重み付け加算デー
タを予め記憶しておくことにより、他の如何なるパター
ンの受信データが入力された場合でも同様に補償可能で
ある。
えば、上記実施例ではｎ−２（π位相）の場合について
説明したが、ｎ−３以上の場合でも同様に実施すること
ができる。例えばｎ−４の場合には、４個のＲＯＭ、４
個のシフトレジスタおよび４人力を択一的に選択可能な
データセレクタを設け、受信データを上記４個のシフト
レジスタで互いにπ／２の位相差を有するタイミングで
サンプリングしシフト入力すればよい。また、前記実施
例では受信データとしてシングルパルスが入力された場
合を例にとって説明したが、各ＲＯＭに入力され得る全
ての受信データのパターンに対応する重み付け加算デー
タを予め記憶しておくことにより、他の如何なるパター
ンの受信データが入力された場合でも同様に補償可能で
ある。
その他、重み付け加算データを記憶したメモリの種類や
構成、Ｄ／Ａ変換器の構成や入力ビツト数等についても
、本発明の要旨を逸脱しない範囲で種々変形して実施で
きる。
構成、Ｄ／Ａ変換器の構成や入力ビツト数等についても
、本発明の要旨を逸脱しない範囲で種々変形して実施で
きる。
［発明の効果］
以上詳述したように本発明によれば、受信データを相互
に２π／ｎの位相差を有して１周期間隔でそれぞれサン
プリングし直列シフト入力するｍｘｎ個のシフトレジス
タと、これらｍ Ｘ ｎ個のシフトレジスタの並列出力
をアドレスとして各々入力しこれらの並列出力に対応し
て予め記憶してある重み付け加算データをそれぞれ読出
すｍ×ｎ個のメモリと、これらｍ×ｎ個のメモリから読
み出された各重み付け加算データを順に択一的に選択出
力するセレクタと、このセレクタにより選択比°力さ゛
れた゛重み付け加算データを上記サンプリング周波数の
ｎ倍の周波数でアナログ信号に変換するディジタル・ア
ナログ変換器とを備えたことによって、高速動作用のメ
モリを不要にしてタップ数の増加および分解能の向上を
図ることができ、大容量の無線伝送システムでも十分に
使用可能なバイナリトランスバーサルフィルタを提供す
ることができる。
に２π／ｎの位相差を有して１周期間隔でそれぞれサン
プリングし直列シフト入力するｍｘｎ個のシフトレジス
タと、これらｍ Ｘ ｎ個のシフトレジスタの並列出力
をアドレスとして各々入力しこれらの並列出力に対応し
て予め記憶してある重み付け加算データをそれぞれ読出
すｍ×ｎ個のメモリと、これらｍ×ｎ個のメモリから読
み出された各重み付け加算データを順に択一的に選択出
力するセレクタと、このセレクタにより選択比°力さ゛
れた゛重み付け加算データを上記サンプリング周波数の
ｎ倍の周波数でアナログ信号に変換するディジタル・ア
ナログ変換器とを備えたことによって、高速動作用のメ
モリを不要にしてタップ数の増加および分解能の向上を
図ることができ、大容量の無線伝送システムでも十分に
使用可能なバイナリトランスバーサルフィルタを提供す
ることができる。
第１図は本発明の一実施例におけるバイナリトランスバ
ーサルフィルタの構成を示す回路ブロック図、第２図は
同フィルタの動作説明に使用するパルス応答波形の一例
を示す図である。 １１．１２・・・シフトレジスタ、２１．２２・・・Ｒ
ＯＭ、３０・・・データセレクタ、４１，４２゜４３・
・・遅延素子、５０・・・Ｄ／Ａ変換器、５１・・・２
逓倍器、５２・・・低域通過フィルタ。
ーサルフィルタの構成を示す回路ブロック図、第２図は
同フィルタの動作説明に使用するパルス応答波形の一例
を示す図である。 １１．１２・・・シフトレジスタ、２１．２２・・・Ｒ
ＯＭ、３０・・・データセレクタ、４１，４２゜４３・
・・遅延素子、５０・・・Ｄ／Ａ変換器、５１・・・２
逓倍器、５２・・・低域通過フィルタ。
Claims (1)
- ｍ値のバイナリトランスバーサルフィルタにおいて、受
信データを相互に２π／ｎの位相差を有して１周期間隔
でそれぞれサンプリングし直列シフト入力するｍ×ｎ個
のシフトレジスタと、これらｍ×ｎ個のシフトレジスタ
の並列出力をアドレスとして各々入力しこれらの並列出
力に対応して予め記憶してある重み付け加算データをそ
れぞれ読出すｍ×ｎ個のメモリと、これらｍ×ｎ個のメ
モリから読み出された各重み付け加算データを順に択一
的に選択出力するセレクタと、このセレクタから選択出
力された重み付け加算データを前記サンプリング周波数
のｎ倍の周波数でアナログ信号に変換するディジタル・
アナログ変換器とを具備したことを特徴とするバイナリ
トランスバーサルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7703289A JPH02256307A (ja) | 1989-03-29 | 1989-03-29 | バイナリトランスバーサルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7703289A JPH02256307A (ja) | 1989-03-29 | 1989-03-29 | バイナリトランスバーサルフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02256307A true JPH02256307A (ja) | 1990-10-17 |
Family
ID=13622416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7703289A Pending JPH02256307A (ja) | 1989-03-29 | 1989-03-29 | バイナリトランスバーサルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02256307A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563816A (en) * | 1992-04-10 | 1996-10-08 | Sgs-Thomson Microelectronics S.R.L. | High-resolution digital filter |
-
1989
- 1989-03-29 JP JP7703289A patent/JPH02256307A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563816A (en) * | 1992-04-10 | 1996-10-08 | Sgs-Thomson Microelectronics S.R.L. | High-resolution digital filter |
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