JPH04109182A - 試験信号発生方式 - Google Patents
試験信号発生方式Info
- Publication number
- JPH04109182A JPH04109182A JP2225179A JP22517990A JPH04109182A JP H04109182 A JPH04109182 A JP H04109182A JP 2225179 A JP2225179 A JP 2225179A JP 22517990 A JP22517990 A JP 22517990A JP H04109182 A JPH04109182 A JP H04109182A
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- JP
- Japan
- Prior art keywords
- circuit
- test
- output
- test signal
- flip
- Prior art date
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
論理回路の処理時間を試験するための試験信号発生方式
に関し、 試験データを実際のデータと同様な時間長によって被試
験論理回路に印加して、動的な試験結果得るようにした
試験信号発生方式を提供することを目的とし、 フリップフロップの否定出力端から入力端番こｔｉ還す
る回路を設け、このフリ・ノブフロ・ノブに所要の出力
の逆値をセットした後に所定動作に対応する時間間隔を
有する２つのクロックを印加し、このフリップフロップ
からこれらクロ・ツク間の期間に所要の試験信号出力を
得るように構成した。
に関し、 試験データを実際のデータと同様な時間長によって被試
験論理回路に印加して、動的な試験結果得るようにした
試験信号発生方式を提供することを目的とし、 フリップフロップの否定出力端から入力端番こｔｉ還す
る回路を設け、このフリ・ノブフロ・ノブに所要の出力
の逆値をセットした後に所定動作に対応する時間間隔を
有する２つのクロックを印加し、このフリップフロップ
からこれらクロ・ツク間の期間に所要の試験信号出力を
得るように構成した。
論理回路の処理時間を試験するための試験信号発生方式
に関する。
に関する。
第３図は従来の論理回路試験方式の例を原理的に示すも
ので、試験装置から予め定めた試験データを被試験論理
回路に送り、この論理回路の出力を受けるとともにクロ
ックのタイミングでセット／リセットされるフリップフ
ロップのセット状態によって被試験論理回路による遅延
時間を試験するものがある。
ので、試験装置から予め定めた試験データを被試験論理
回路に送り、この論理回路の出力を受けるとともにクロ
ックのタイミングでセット／リセットされるフリップフ
ロップのセット状態によって被試験論理回路による遅延
時間を試験するものがある。
Ｃ発明が解決しようとする課題〕
しかしながら、従来の試験方式における試験データは長
い時間継続する直流的な信号であるためにパルス的に到
来する実際のデータに対する応答を試験することができ
ないという問題がある。
い時間継続する直流的な信号であるためにパルス的に到
来する実際のデータに対する応答を試験することができ
ないという問題がある。
本発明は予め定めた試験データを実際のデータと同様な
時間長によって被試験論理回路に印加して、動的な試験
結果得るようにした試験信号発生方式を提供することを
目的とする。
時間長によって被試験論理回路に印加して、動的な試験
結果得るようにした試験信号発生方式を提供することを
目的とする。
第１図（ａ）の本発明の構成を示すブロック図および同
図中）の動作波形図に示したように、フリップフロップ
ＦＦの否定出力端Ｑ′から入力端りに帰還する回路を設
け、このフリップフロップに所要の出力の逆値ｄ′をセ
ットした後に所定動作に対応する時間間隔を有する２つ
のクロックＰ＋、ｐｇを印加し、このフリップフロップ
からこれらクロック間の期間に所要の試験信号出力ｄを
得るようにした。
図中）の動作波形図に示したように、フリップフロップ
ＦＦの否定出力端Ｑ′から入力端りに帰還する回路を設
け、このフリップフロップに所要の出力の逆値ｄ′をセ
ットした後に所定動作に対応する時間間隔を有する２つ
のクロックＰ＋、ｐｇを印加し、このフリップフロップ
からこれらクロック間の期間に所要の試験信号出力ｄを
得るようにした。
フリップフロップＦＦの入力端りには、試験データある
いはこのフリップフロップＦＦの否定出力端Ｑ′からの
出力がセレクタＳによって選択されて印加されるように
構成されている。
いはこのフリップフロップＦＦの否定出力端Ｑ′からの
出力がセレクタＳによって選択されて印加されるように
構成されている。
試験データｄ′がフリップフロップＦＦの入力端りに印
加されるようにセレクタＳを制御信号によって切換える
ことによって、このフリップフロップＦＦには試験デー
タｄ′である”１”あるいは“０”がセットされる。な
お、このときの試験データｄ′の時間的な長さは、この
フリップフロップＦＦから出力される試験信号ｄの時間
的な長さには無関係であるから、フリップフロップＦＦ
に試験データｄ′をセットするに必要な時間にだけ試験
データｄ′が持続するようにすればよい。
加されるようにセレクタＳを制御信号によって切換える
ことによって、このフリップフロップＦＦには試験デー
タｄ′である”１”あるいは“０”がセットされる。な
お、このときの試験データｄ′の時間的な長さは、この
フリップフロップＦＦから出力される試験信号ｄの時間
的な長さには無関係であるから、フリップフロップＦＦ
に試験データｄ′をセットするに必要な時間にだけ試験
データｄ′が持続するようにすればよい。
第１図中）に示したように、仮に、試験信号出力として
“１”を望む場合には、制御信号によってセレクタＳを
切換えて所望の試験信号の逆値である試験データ“０”
をフリップフロップＦＦにセットする。これによって、
このフリップフロップの否定出力端子Ｑ′からは“１”
が出力され、制御信号によって切換えられたセレクタＳ
を経てこのフリップフロップＦＦの入力端子りには′″
１”が帰還して印加される状態になる。
“１”を望む場合には、制御信号によってセレクタＳを
切換えて所望の試験信号の逆値である試験データ“０”
をフリップフロップＦＦにセットする。これによって、
このフリップフロップの否定出力端子Ｑ′からは“１”
が出力され、制御信号によって切換えられたセレクタＳ
を経てこのフリップフロップＦＦの入力端子りには′″
１”が帰還して印加される状態になる。
第１のクロックｐ、が到来すると、このフリップフロッ
プＦＦはＤ入力端子のレベルが上記のように“１”であ
るから反転してリセット状態になり、出力端子Ｑからは
試験信号出力ｄとして所望の値である“１”が、また否
定出力端子Ｑ′からは“０”が出力され、この否定出力
端子Ｑ′の出力はセレクタＳを経てフリップフロップＦ
ＦのＤ入力端子に供給される。
プＦＦはＤ入力端子のレベルが上記のように“１”であ
るから反転してリセット状態になり、出力端子Ｑからは
試験信号出力ｄとして所望の値である“１”が、また否
定出力端子Ｑ′からは“０”が出力され、この否定出力
端子Ｑ′の出力はセレクタＳを経てフリップフロップＦ
ＦのＤ入力端子に供給される。
次いで第２のクロックｐ２が到来すると、このフリップ
フロップＦＦはＤ入力端子のレベルが“０”であるから
セット状態になるので、出力端子Ｑからの試験信号出力
は“０”となり、また否定出力端子Ｑ′からは“１”が
出力されてこの出力“１″はセレクタＳからフリップフ
ロップＦＦのＤ入力端子に供給される。
フロップＦＦはＤ入力端子のレベルが“０”であるから
セット状態になるので、出力端子Ｑからの試験信号出力
は“０”となり、また否定出力端子Ｑ′からは“１”が
出力されてこの出力“１″はセレクタＳからフリップフ
ロップＦＦのＤ入力端子に供給される。
したがって、第１のクロックｐｌから第２０クロツクｐ
２までの期間、フリップフロップＦＦの出力端子Ｑから
は所望の値、例えば“１”を有する試験信号ｄが出力さ
れるのでこの期間を被試験論理回路の試験期間とすれば
よく、この試験期間の長さはフリップフロップＦＦにセ
レクタＳを介して印加される試験データの長さとは無関
係に一定に保たれる。
２までの期間、フリップフロップＦＦの出力端子Ｑから
は所望の値、例えば“１”を有する試験信号ｄが出力さ
れるのでこの期間を被試験論理回路の試験期間とすれば
よく、この試験期間の長さはフリップフロップＦＦにセ
レクタＳを介して印加される試験データの長さとは無関
係に一定に保たれる。
第２図は本発明による試験信号発生方式を組合せ回路と
して例示した論理回路の試験に適用した実施例を示すも
ので、試験装置Ｔには第１図について説明したと同様な
試験信号発生回路Ｆ ＋、 Ｆ ｚ。
して例示した論理回路の試験に適用した実施例を示すも
ので、試験装置Ｔには第１図について説明したと同様な
試験信号発生回路Ｆ ＋、 Ｆ ｚ。
−・−Ｆ、が各ビットに対応して設けられており、これ
らの発生回路Ｆ ＋、 Ｆ ｚ、’−・−Ｆ、１の出力
はそれぞれ被試験論理回路りに送られるように構成され
る。
らの発生回路Ｆ ＋、 Ｆ ｚ、’−・−Ｆ、１の出力
はそれぞれ被試験論理回路りに送られるように構成され
る。
試験の開始に先立って、被試験論理回路りが予定の処理
を行うことによって得られる予定の結果を得るための各
ピントの値の逆値が各ビットごとにこれら試験信号発生
回路Ｆ 、 、 Ｆ ２＋ −−−−−Ｆ 、のそれぞ
れにセットされることは第１図について説明したとおり
である。
を行うことによって得られる予定の結果を得るための各
ピントの値の逆値が各ビットごとにこれら試験信号発生
回路Ｆ 、 、 Ｆ ２＋ −−−−−Ｆ 、のそれぞ
れにセットされることは第１図について説明したとおり
である。
最初の試験クロックｐ＋ （第１図（ｂ）参照）がこ
れら試験信号発生回路Ｆ Ｉ＋ Ｆ ｔ、−・−Ｆ、、
に印加されると、これら発生回路の出力は試験信号とし
て被試験論理ユニン）Ｙの組合せ回路として示した論理
回路りの入力側に設けたセレクタＳの一方の組の入力端
子に印加され、同時に制御信号が試験装置Ｔから論理回
路りの上記セレクタＳの選択制御端子に送られて、上記
試験信号が論理回路りの入力として印加される。
れら試験信号発生回路Ｆ Ｉ＋ Ｆ ｔ、−・−Ｆ、、
に印加されると、これら発生回路の出力は試験信号とし
て被試験論理ユニン）Ｙの組合せ回路として示した論理
回路りの入力側に設けたセレクタＳの一方の組の入力端
子に印加され、同時に制御信号が試験装置Ｔから論理回
路りの上記セレクタＳの選択制御端子に送られて、上記
試験信号が論理回路りの入力として印加される。
なお、試験装置Ｔからの試験信号が上記セレクタＳに印
加されていない期間は、この被試験論理ユニットＹは通
常の論理ユニットとして動作し、このセレクタＳの他方
の組の入力端子に印加されている処理データについて論
理回路りが論理演算処理を行うものである。
加されていない期間は、この被試験論理ユニットＹは通
常の論理ユニットとして動作し、このセレクタＳの他方
の組の入力端子に印加されている処理データについて論
理回路りが論理演算処理を行うものである。
上記のように試験信号が印加された論理回路りの処理に
よって得られた値はその出力端から次段に設けられたフ
リップフロップ０に入力され、論理回路りが予定の処理
を行った場合には予定の値に、また、論理回路りの処理
に誤りがあった際には予定に反する値にこのフリップフ
ロップＯをセットするので、状態出力として示した端子
からの出力を監視することによって論理回路りの動作を
試験することができる。
よって得られた値はその出力端から次段に設けられたフ
リップフロップ０に入力され、論理回路りが予定の処理
を行った場合には予定の値に、また、論理回路りの処理
に誤りがあった際には予定に反する値にこのフリップフ
ロップＯをセットするので、状態出力として示した端子
からの出力を監視することによって論理回路りの動作を
試験することができる。
また、論理回路りの処理動作が正常でなく、遅延が大き
い場合には、予定の値がこの状態出力端子から得られる
までの時間を測定することによって試験を行うことがで
きる。
い場合には、予定の値がこの状態出力端子から得られる
までの時間を測定することによって試験を行うことがで
きる。
本発明によれば、試験データの時間的な長さとは無関係
に一対のクロックの間の期間だけ試験信号が出力される
ので、論理回路の動作を動的に試験することが容品にな
るという格別の効果を達成できる。
に一対のクロックの間の期間だけ試験信号が出力される
ので、論理回路の動作を動的に試験することが容品にな
るという格別の効果を達成できる。
第１図は本発明の原理を示す図、
第２図は本発明を適用した論理回路試験の実施例を示す
図、 第３図は従来の試験方式の例を示す図である。 Ｋ
図、 第３図は従来の試験方式の例を示す図である。 Ｋ
Claims (1)
- フリップフロップの否定出力端から入力端に帰還する回
路を設け、このフリップフロップに所要の出力の逆値を
セットした後に所定動作に対応する時間間隔を有する２
つのクロックを印加し、このフリップフロップからこれ
らクロック間の期間に所要の試験信号出力を得るように
したことを特徴とする試験信号発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225179A JPH04109182A (ja) | 1990-08-29 | 1990-08-29 | 試験信号発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225179A JPH04109182A (ja) | 1990-08-29 | 1990-08-29 | 試験信号発生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109182A true JPH04109182A (ja) | 1992-04-10 |
Family
ID=16825201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225179A Pending JPH04109182A (ja) | 1990-08-29 | 1990-08-29 | 試験信号発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04109182A (ja) |
-
1990
- 1990-08-29 JP JP2225179A patent/JPH04109182A/ja active Pending
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