JPH04109630A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPH04109630A JPH04109630A JP2227832A JP22783290A JPH04109630A JP H04109630 A JPH04109630 A JP H04109630A JP 2227832 A JP2227832 A JP 2227832A JP 22783290 A JP22783290 A JP 22783290A JP H04109630 A JPH04109630 A JP H04109630A
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- Japan
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- gate electrode
- type semiconductor
- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ型半導体装置の製造方法に関し、例え
ばＭＯ３ＬＳＩの製造に適用して好適なものである。
ばＭＯ３ＬＳＩの製造に適用して好適なものである。
従来のＭＯＳ型半導体装置の製造方法を第２図に示す。
この従来のＭＯＳ型半導体装置の製造方法においては、
第２図Ａに示すように、まずシリコン基板１０１０表面
にＬＯＣＯ３法によりフィールド絶縁膜１０２を形成し
て素子分離を行った後、このフィールド絶縁膜１０２で
囲まれたチャンネル領域の表面に熱酸化法によりゲート
絶縁膜１０３を形成する。次に、このゲート絶縁膜１０
３を介してシリコン基板１０１中にしきい値電圧調整用
の不純物をイオン注入する。
第２図Ａに示すように、まずシリコン基板１０１０表面
にＬＯＣＯ３法によりフィールド絶縁膜１０２を形成し
て素子分離を行った後、このフィールド絶縁膜１０２で
囲まれたチャンネル領域の表面に熱酸化法によりゲート
絶縁膜１０３を形成する。次に、このゲート絶縁膜１０
３を介してシリコン基板１０１中にしきい値電圧調整用
の不純物をイオン注入する。
次に、ＣＶＤ法により全面に多結晶シリコン膜を形成し
、この多結晶シリコン膜に不純物をドープして低抵抗化
した後、この多結晶シリコン膜をエツチングにより所定
形状にバターニングする。
、この多結晶シリコン膜に不純物をドープして低抵抗化
した後、この多結晶シリコン膜をエツチングにより所定
形状にバターニングする。
これによって、第２図Ｂに示すように、ゲート電極１０
４が形成される。なお、このゲート電極１０４は、例え
ばポリサイド膜（不純物がドープされた多結晶シリコン
膜上に高融点金属シリサイド膜を重ねた複合膜）により
形成することも可能である。次に、このゲート電極１０
４及びフィールド絶縁膜１０２をマスクとしてシリコン
基板１゜１中にこのシリコン基板１０１と逆導電型の不
純物を高濃度にイオン注入することにより、ゲート電極
１０４に対して自己整合的にソース領域１０５及びドレ
イン領域１０６を形成する。これらのゲート電極１０４
、ソース領域１０５及びドレイン領域１０６によりＭＯ
Ｓ）ランジスタが形成される。
４が形成される。なお、このゲート電極１０４は、例え
ばポリサイド膜（不純物がドープされた多結晶シリコン
膜上に高融点金属シリサイド膜を重ねた複合膜）により
形成することも可能である。次に、このゲート電極１０
４及びフィールド絶縁膜１０２をマスクとしてシリコン
基板１゜１中にこのシリコン基板１０１と逆導電型の不
純物を高濃度にイオン注入することにより、ゲート電極
１０４に対して自己整合的にソース領域１０５及びドレ
イン領域１０６を形成する。これらのゲート電極１０４
、ソース領域１０５及びドレイン領域１０６によりＭＯ
Ｓ）ランジスタが形成される。
上述の従来のＭＯＳ型半導体装置の製造方法においては
、エツチングによるバターニングによりゲート電極１０
４を形成していることから、ゲート長のばらつきが大き
い。このため、ＭＯＳ）ランジスタの性能を決定する実
効チャンネル長のばらつきが大きく、従ってＭＯ３Ｉ−
ランジスタの特性のばらつきが大きかった。
、エツチングによるバターニングによりゲート電極１０
４を形成していることから、ゲート長のばらつきが大き
い。このため、ＭＯＳ）ランジスタの性能を決定する実
効チャンネル長のばらつきが大きく、従ってＭＯ３Ｉ−
ランジスタの特性のばらつきが大きかった。
また、このＭＯＳ型半導体装置の集積密度は、フィール
ド絶縁膜１０２０寸法とゲート長とにより決まってしま
うため、高集積、高密度化を図ることは難しかった。
ド絶縁膜１０２０寸法とゲート長とにより決まってしま
うため、高集積、高密度化を図ることは難しかった。
更に、このＭＯＳ型半導体装置における素子分離は、Ｌ
ＯＣＯ３法によりフィールド絶縁膜１０２を形成するこ
とにより行っているため、このフィールド絶縁膜１０２
の端部にバーズビークが形成されることに起因する狭チ
ャンネル効果によりＭＯＳトランジスタのしきい値電圧
が高くなってしまうという問題があった。
ＯＣＯ３法によりフィールド絶縁膜１０２を形成するこ
とにより行っているため、このフィールド絶縁膜１０２
の端部にバーズビークが形成されることに起因する狭チ
ャンネル効果によりＭＯＳトランジスタのしきい値電圧
が高くなってしまうという問題があった。
そこで、本発明の目的は、ＭＯ３Ｉ−ランジスタの実効
チャンネル長のばらつきを低減することにより、ＭＯＳ
）ランジスタの特性のばらつきを低減することができる
ＭＯＳ型半導体装置の製造方法を提供することである。
チャンネル長のばらつきを低減することにより、ＭＯＳ
）ランジスタの特性のばらつきを低減することができる
ＭＯＳ型半導体装置の製造方法を提供することである。
本発明の他の目的は、高集積、高密度化を図ることがで
きるＭＯＳ型半導体装置の製造方法を提供することであ
る。
きるＭＯＳ型半導体装置の製造方法を提供することであ
る。
本発明の更に他の目的は、狭チャンネル効果を防止する
ことができるＭＯＳ型半導体装置の製造方法を提供する
ことである。
ことができるＭＯＳ型半導体装置の製造方法を提供する
ことである。
上記課題を解決するために、本発明によるＭＯＳ型半導
体装置の製造方法は、 絶縁基板上にゲート電極を形成する工程と、上記ゲート
電極及び上記絶縁基板を覆うようにゲート絶縁膜及び半
導体膜を順次形成する工程と、上記絶縁基板の表面に対
して傾斜した方向から上記半導体膜にチャンネル領域の
導電型及び不純物濃度を決定するための不純物をイオン
注入する工程と、 上記半導体膜の凹部の側壁にマスクを形成する工程と、 マスクを用いて上記絶縁基板の表面に対して傾斜した方
向から上記半導体膜中にソース領域及びドレイン領域を
形成するための不純物をイオン注入する工程とを具備す
る。
体装置の製造方法は、 絶縁基板上にゲート電極を形成する工程と、上記ゲート
電極及び上記絶縁基板を覆うようにゲート絶縁膜及び半
導体膜を順次形成する工程と、上記絶縁基板の表面に対
して傾斜した方向から上記半導体膜にチャンネル領域の
導電型及び不純物濃度を決定するための不純物をイオン
注入する工程と、 上記半導体膜の凹部の側壁にマスクを形成する工程と、 マスクを用いて上記絶縁基板の表面に対して傾斜した方
向から上記半導体膜中にソース領域及びドレイン領域を
形成するための不純物をイオン注入する工程とを具備す
る。
上述のように構成された本発明のＭＯＳ型半導体装置の
製造方法によれば、ゲート電極の側壁に隣接する部分の
半導体膜によってＭＯＳトランジスタのチャンネル領域
が形成されるので、このＭＯＳトランジスタの実効チャ
ンネル長はゲート電極の高さ、即ち、このゲート電極形
成用の導体膜の膜厚により決定することができる。この
ため、従来に比べて例えば１０倍程度の高い精度で実効
チャンネル長を決定することができ、従って、このＭＯ
Ｓトランジスタの特性のばらつきを低減することができ
る。
製造方法によれば、ゲート電極の側壁に隣接する部分の
半導体膜によってＭＯＳトランジスタのチャンネル領域
が形成されるので、このＭＯＳトランジスタの実効チャ
ンネル長はゲート電極の高さ、即ち、このゲート電極形
成用の導体膜の膜厚により決定することができる。この
ため、従来に比べて例えば１０倍程度の高い精度で実効
チャンネル長を決定することができ、従って、このＭＯ
Ｓトランジスタの特性のばらつきを低減することができ
る。
また、このＭＯＳ型半導体装置は、いわゆるＳｏ １
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造
となるので、従来のようにＬＯＣＯ３法によりフィール
ド絶縁膜を形成することなく素子分離を行うことができ
る。しかも、このＭＯＳ型半導体装置においては、ＭＯ
３Ｉ−ランジスタは従来のように平面構造ではなく縦型
構造となる。これによって、従来に比べてＭＯＳトラン
ジスタ１個当たりの占有面積を小さくすることができ、
従って、ＭＯ３型半導体装置の高集積、高密度化を図る
ことができる。
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造
となるので、従来のようにＬＯＣＯ３法によりフィール
ド絶縁膜を形成することなく素子分離を行うことができ
る。しかも、このＭＯＳ型半導体装置においては、ＭＯ
３Ｉ−ランジスタは従来のように平面構造ではなく縦型
構造となる。これによって、従来に比べてＭＯＳトラン
ジスタ１個当たりの占有面積を小さくすることができ、
従って、ＭＯ３型半導体装置の高集積、高密度化を図る
ことができる。
更に、素子分離のためにＬＯＣＯ３法によりフィールド
絶縁膜を形成する必要がないので、このフィールド絶縁
膜の端部にバーズビークが形成されることがなく、従っ
て、このバーズビークに起因する狭チャンネル効果を防
止することができる。
絶縁膜を形成する必要がないので、このフィールド絶縁
膜の端部にバーズビークが形成されることがなく、従っ
て、このバーズビークに起因する狭チャンネル効果を防
止することができる。
［実施例］
以下、本発明を実施例につき図面を参照しながら説明す
る。
る。
第１図Ａ〜第１図Ｆは本発明の一実施例によるＭＯ３型
半導体装置の製造方法を示す。
半導体装置の製造方法を示す。
この実施例においては、第１図Ａに示すように、まず、
シリコン基板１上に絶縁膜２を形成する。
シリコン基板１上に絶縁膜２を形成する。
ここで、このシリコン基板１の導電型はＰ型であっても
ｎ型であってもよい。また、絶縁Ｍ２は、寄生容量を低
減するために、膜厚が十分に大きく且つ誘電率が小さい
ことが望ましい。具体的には、この絶縁膜２として、熱
酸化法やＣＶＤ法により形成された、膜厚が例えば０．
５〜１０ａｍ程度の二酸化シリコン膜を形成する。
ｎ型であってもよい。また、絶縁Ｍ２は、寄生容量を低
減するために、膜厚が十分に大きく且つ誘電率が小さい
ことが望ましい。具体的には、この絶縁膜２として、熱
酸化法やＣＶＤ法により形成された、膜厚が例えば０．
５〜１０ａｍ程度の二酸化シリコン膜を形成する。
次に、例えばＣＶＤ法により全面に例えば膜厚が０．３
〜１．０μｍ程度の多結晶シリコン膜を形成し、この多
結晶シリコン膜にリンやヒ素やホウ素のような不純物を
例えば１０”／ｃｄ程度のドーズ量でイオン注入して低
抵抗化した後、この多結晶シリコン膜をエツチングによ
りバターニングしてゲート電極３を形成する。
〜１．０μｍ程度の多結晶シリコン膜を形成し、この多
結晶シリコン膜にリンやヒ素やホウ素のような不純物を
例えば１０”／ｃｄ程度のドーズ量でイオン注入して低
抵抗化した後、この多結晶シリコン膜をエツチングによ
りバターニングしてゲート電極３を形成する。
なお、このゲート電極３は、例えばポリサイド膜（不純
物がドープされた多結晶シリコン膜上に高融点金属シリ
サイド膜を重ねた複合膜）により形成することも可能で
あり、この場合には、上述の不純物がドープされた多結
晶シリコン膜上にスパッタ法やＣＶＤ法により例えばタ
ングステンシリサイド膜のような高融点金属シリサイド
膜を形成した後に、これらの高融点金属シリサイド膜及
び多結晶シリコン膜をバターニングすることによりゲー
ト電極３を形成する。
物がドープされた多結晶シリコン膜上に高融点金属シリ
サイド膜を重ねた複合膜）により形成することも可能で
あり、この場合には、上述の不純物がドープされた多結
晶シリコン膜上にスパッタ法やＣＶＤ法により例えばタ
ングステンシリサイド膜のような高融点金属シリサイド
膜を形成した後に、これらの高融点金属シリサイド膜及
び多結晶シリコン膜をバターニングすることによりゲー
ト電極３を形成する。
次に、第１図Ｂに示すように、例えばＣＶＤ法により全
面に例えば膜厚が０．０１〜０．０５μｍ程度の二酸化
シリコン膜や窒化シリコン膜のようなゲート絶縁膜４を
形成する。この後、例えばＣＶＤ法により全面に例えば
膜厚が０．０２〜０．０５μｍ程度の多結晶若しくは非
晶質のシリコン膜５を形成する。
面に例えば膜厚が０．０１〜０．０５μｍ程度の二酸化
シリコン膜や窒化シリコン膜のようなゲート絶縁膜４を
形成する。この後、例えばＣＶＤ法により全面に例えば
膜厚が０．０２〜０．０５μｍ程度の多結晶若しくは非
晶質のシリコン膜５を形成する。
次に、例えばレーザービーム照射を利用した再結晶化法
によりこのシリコン膜５の再結晶化を行い、第１図Ｃに
示すように、単結晶シリコンＷＡ６を形成する。この単
結晶シリコン膜６がチャンネル領域として用いられる。
によりこのシリコン膜５の再結晶化を行い、第１図Ｃに
示すように、単結晶シリコンＷＡ６を形成する。この単
結晶シリコン膜６がチャンネル領域として用いられる。
次に、第１図りにおいて矢印で示すように、この単結晶
シリコン膜６の全面に、チャンネル領域の導電型及び不
純物濃度を決定するためのＰ型又はｎ型の不純物を低濃
度にイオン注入する。この場合、この単結晶シリコン膜
６にはゲート電極３による段差に起因する凹部が形成さ
れていることから、この凹部の側壁及び底部にも不純物
がイオン注入されるようにするため、このイオン注入は
基板表面に対して例えば最大４５°程度傾斜した方向か
ら行う。このイオン注入のドーズ量は、例えばｌＸｌ０
”〜Ｉ Ｘ １０ ′３／ｃｊ程度である。
シリコン膜６の全面に、チャンネル領域の導電型及び不
純物濃度を決定するためのＰ型又はｎ型の不純物を低濃
度にイオン注入する。この場合、この単結晶シリコン膜
６にはゲート電極３による段差に起因する凹部が形成さ
れていることから、この凹部の側壁及び底部にも不純物
がイオン注入されるようにするため、このイオン注入は
基板表面に対して例えば最大４５°程度傾斜した方向か
ら行う。このイオン注入のドーズ量は、例えばｌＸｌ０
”〜Ｉ Ｘ １０ ′３／ｃｊ程度である。
次に、例えばＣＶＤ法により全面に例えば膜厚が０．２
〜１．０μｍ程度の二酸化シリコン膜を形成した後、こ
の二酸化シリコン膜を例えば反応性イオンエツチング（
ＲＩＥ）法により基板表面に対して垂直な方向に異方性
エツチングする。これによって、第１図Ｅに示すように
、単結晶シリコン膜６の凹部の側壁に、この二酸化シリ
コン膜からなるマスク７がサイドウオールスペーサ状に
形成される。
〜１．０μｍ程度の二酸化シリコン膜を形成した後、こ
の二酸化シリコン膜を例えば反応性イオンエツチング（
ＲＩＥ）法により基板表面に対して垂直な方向に異方性
エツチングする。これによって、第１図Ｅに示すように
、単結晶シリコン膜６の凹部の側壁に、この二酸化シリ
コン膜からなるマスク７がサイドウオールスペーサ状に
形成される。
この後、このマスク７を用いて、基板表面に対して例え
ば最大４５°程度傾斜した方向からソース領域及びドレ
イン領域形成用の不純物を単結晶シリコン膜６に高濃度
にイオン注入することによって、ソース領域又はドレイ
ン領域として用いられる半導体領域８及び９を形成する
。そして、ゲート電極３とこれらの半導体領域８及び９
とによりＭＯ５Ｉ−ランジスタが形成される。
ば最大４５°程度傾斜した方向からソース領域及びドレ
イン領域形成用の不純物を単結晶シリコン膜６に高濃度
にイオン注入することによって、ソース領域又はドレイ
ン領域として用いられる半導体領域８及び９を形成する
。そして、ゲート電極３とこれらの半導体領域８及び９
とによりＭＯ５Ｉ−ランジスタが形成される。
具体的には、ｎチャンネルＭＯ３）ランジスタの場合に
は、ヒ素やリンのようなｎ型不純物を例えばｌＸｌ０”
〜ｌＸｌ０”／ｄ程度のドーズ量でイオン注入すること
によって例えばｎ゛型の半導体領域８及び９を形成し、
ＰチャンネルＭＯＳトランジスタの場合には、ホウ素の
ようなｐ型不純物を例えばＩ Ｘ １０”〜Ｉ Ｘ １
０”／ｃｄ程度のドーズ量でイオン注入することによっ
て例えばＰ“型の半導体領域８及び９を形成する。
は、ヒ素やリンのようなｎ型不純物を例えばｌＸｌ０”
〜ｌＸｌ０”／ｄ程度のドーズ量でイオン注入すること
によって例えばｎ゛型の半導体領域８及び９を形成し、
ＰチャンネルＭＯＳトランジスタの場合には、ホウ素の
ようなｐ型不純物を例えばＩ Ｘ １０”〜Ｉ Ｘ １
０”／ｃｄ程度のドーズ量でイオン注入することによっ
て例えばＰ“型の半導体領域８及び９を形成する。
なお、この場合、このイオン注入は基板表面に対して傾
斜した方向から行っていることから、ソース領域又はド
レイン領域として用いられる半導体領域８及び９がゲー
ト電極３からオフセットするのを防止することができる
。
斜した方向から行っていることから、ソース領域又はド
レイン領域として用いられる半導体領域８及び９がゲー
ト電極３からオフセットするのを防止することができる
。
次に、マスク７をエツチング除去した後、第１図Ｆに示
すように、互いに隣接するゲート電極３間の部分の単結
晶シリコン膜６をエツチング除去してトランジスタ間の
分離を行う。
すように、互いに隣接するゲート電極３間の部分の単結
晶シリコン膜６をエツチング除去してトランジスタ間の
分離を行う。
この後、例えばＣＶＤ法による膜厚が例えば０．３〜１
．０μｍ程度の層間絶縁膜の形成、この眉間絶縁膜への
コンタクトホールの形成、例えばスパッタ法により形成
されたアルミニウム膜のバターニングによる金属配線の
形成、パッシベーション膜の形成などを行って、目的と
するＭＯＳ型半導体装置を完成させる。
．０μｍ程度の層間絶縁膜の形成、この眉間絶縁膜への
コンタクトホールの形成、例えばスパッタ法により形成
されたアルミニウム膜のバターニングによる金属配線の
形成、パッシベーション膜の形成などを行って、目的と
するＭＯＳ型半導体装置を完成させる。
以上のように、この実施例によれば、ゲートを極３の側
壁に隣接する部分の単結晶シリコン膜６によりＭＯＳ）
ランジスタのチャンネル領域が形成されているので、こ
のＭＯＳ）ランジスタの実効チャンネル長はゲート電極
３の高さ、即ち、このゲート電極３形成用の導体膜の膜
厚により決定することができる。このため、サブミクロ
ン程度以下の高い精度で実効チャンネル長を決定するこ
とができ、このＭＯＳ）ランジスタの特性のばらつきを
低減することができる。
壁に隣接する部分の単結晶シリコン膜６によりＭＯＳ）
ランジスタのチャンネル領域が形成されているので、こ
のＭＯＳ）ランジスタの実効チャンネル長はゲート電極
３の高さ、即ち、このゲート電極３形成用の導体膜の膜
厚により決定することができる。このため、サブミクロ
ン程度以下の高い精度で実効チャンネル長を決定するこ
とができ、このＭＯＳ）ランジスタの特性のばらつきを
低減することができる。
また、このＭＯＳ型半導体装置はＳｏｌ構造となるので
、素子分離を行うために従来のようにＬｏｃｏｓ法によ
りフィールド絶縁膜を形成する必要がない。しかも、こ
のＭＯＳ型半導体装置におけるＭＯＳトランジスタは、
チャンネル領域がゲート電極３の側壁にゲート絶縁膜４
を介して形成され、ソース領域又はドレイン領域として
用いられる半導体領域８がゲート電極３上に形成された
縦型構造となるので、従来のような平面構造のＭＯＳト
ランジスタに比べてＭＯＳ）ランジメタ１個当たりの占
有面積を小さくすることができ、従って、その分だけＭ
ＯＳ型半導体装置の高集積、高密度化を図ることができ
る。
、素子分離を行うために従来のようにＬｏｃｏｓ法によ
りフィールド絶縁膜を形成する必要がない。しかも、こ
のＭＯＳ型半導体装置におけるＭＯＳトランジスタは、
チャンネル領域がゲート電極３の側壁にゲート絶縁膜４
を介して形成され、ソース領域又はドレイン領域として
用いられる半導体領域８がゲート電極３上に形成された
縦型構造となるので、従来のような平面構造のＭＯＳト
ランジスタに比べてＭＯＳ）ランジメタ１個当たりの占
有面積を小さくすることができ、従って、その分だけＭ
ＯＳ型半導体装置の高集積、高密度化を図ることができ
る。
更に、上述のように素子分離を行うためにＬＯＣＯ５法
によりフィールド絶縁膜を形成する必要がないので、こ
のフィールド絶縁膜の端部に形成されるバーズビークに
起因する狭チャンネル効果を防止することができる。ま
た、フィールド絶縁膜の端部にバーズビークが形成され
ることによるパターン変換差などを考慮に入れる必要も
ない。
によりフィールド絶縁膜を形成する必要がないので、こ
のフィールド絶縁膜の端部に形成されるバーズビークに
起因する狭チャンネル効果を防止することができる。ま
た、フィールド絶縁膜の端部にバーズビークが形成され
ることによるパターン変換差などを考慮に入れる必要も
ない。
以上、本発明を一実施例につき具体的に説明したが、本
発明は上述の実施例に限定されるものではなく、上述の
実施例は、本発明の技術的思想に基づく各種の有効な変
形が可能である。
発明は上述の実施例に限定されるものではなく、上述の
実施例は、本発明の技術的思想に基づく各種の有効な変
形が可能である。
例えば、ソース領域又はドレイン領域として用いられる
半導体領域８及び９をイオン注入により形成する際に、
第１図Ｅに示す一方のゲート電極３の上面及び側壁の部
分の単結晶シリコン膜６をレジストパターンで覆った状
態で、例えばまずｎ型不純物をイオン注入することによ
りｎ゛型の半導体領域８及び９を形成し、このレジスト
パターンを除去した後に、他方のゲート電極３の上面及
び側壁の部分の単結晶シリコン膜６を、新たに形成され
たレジストパターンで覆った状態でｐ型不純物をイオン
注入することによりＰ゛型の半導体領域８及び９を形成
するようにすれば、ｎチャンネルＭＯＳ）ランジスタ及
びＰチャンネルＭＯＳトランジスタを互いに隣接して形
成することが可能であり、これによってＣＭＯＳを形成
することが可能である。
半導体領域８及び９をイオン注入により形成する際に、
第１図Ｅに示す一方のゲート電極３の上面及び側壁の部
分の単結晶シリコン膜６をレジストパターンで覆った状
態で、例えばまずｎ型不純物をイオン注入することによ
りｎ゛型の半導体領域８及び９を形成し、このレジスト
パターンを除去した後に、他方のゲート電極３の上面及
び側壁の部分の単結晶シリコン膜６を、新たに形成され
たレジストパターンで覆った状態でｐ型不純物をイオン
注入することによりＰ゛型の半導体領域８及び９を形成
するようにすれば、ｎチャンネルＭＯＳ）ランジスタ及
びＰチャンネルＭＯＳトランジスタを互いに隣接して形
成することが可能であり、これによってＣＭＯＳを形成
することが可能である。
また、上述の実施例においては、絶縁基板としてシリコ
ン基板１上に絶縁膜２を形成したものを用いたが、これ
以外の各種の絶縁基板を用いることも可能である。
ン基板１上に絶縁膜２を形成したものを用いたが、これ
以外の各種の絶縁基板を用いることも可能である。
更に、ゲート電極３は多結晶シリコン膜やポリサイド膜
ばかりでな（、例えばタングステン膜のような高融点金
属膜により形成することも可能である。
ばかりでな（、例えばタングステン膜のような高融点金
属膜により形成することも可能である。
本発明は、以上説明したように構成しているので、ＭＯ
Ｓ）ランジスタの特性のばらつきを低減することができ
、高集積、高密度化を図ることができ、更に狭チャンネ
ル効果を防止することができる。
Ｓ）ランジスタの特性のばらつきを低減することができ
、高集積、高密度化を図ることができ、更に狭チャンネ
ル効果を防止することができる。
第１図Ａ〜第１図Ｆは本発明の一実施例によるＭＯ３型
半導体装置の製造方法を工程順に示す断面図、第２図Ａ
及び第２図Ｂは従来のＭＯ３型半導体装置の製造方法を
工程順に示す断面図である。 なお、図面に用いた符号において、 １−−−−一・シリコン基板 ２ ・−−−ｍ−絶縁膜 ３ ・−・・・−ゲート電極 ４−−−−−−・ゲート絶縁膜 ５−・−・−シリコン膜 ６−・・・−・単結晶シリコン膜 ８．９ ・−−−−−一半導体領域 である。 第 図 り 第
半導体装置の製造方法を工程順に示す断面図、第２図Ａ
及び第２図Ｂは従来のＭＯ３型半導体装置の製造方法を
工程順に示す断面図である。 なお、図面に用いた符号において、 １−−−−一・シリコン基板 ２ ・−−−ｍ−絶縁膜 ３ ・−・・・−ゲート電極 ４−−−−−−・ゲート絶縁膜 ５−・−・−シリコン膜 ６−・・・−・単結晶シリコン膜 ８．９ ・−−−−−一半導体領域 である。 第 図 り 第
Claims (1)
- 【特許請求の範囲】 絶縁基板上にゲート電極を形成する工程と、上記ゲート
電極及び上記絶縁基板を覆うようにゲート絶縁膜及び半
導体膜を順次形成する工程と、上記絶縁基板の表面に対
して傾斜した方向から上記半導体膜にチャンネル領域の
導電型及び不純物濃度を決定するための不純物をイオン
注入する工程と、 上記半導体膜の凹部の側壁にマスクを形成する工程と、 上記マスクを用いて上記絶縁基板の表面に対して傾斜し
た方向から上記半導体膜中にソース領域及びドレイン領
域を形成するための不純物をイオン注入する工程とを具
備するＭＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227832A JPH04109630A (ja) | 1990-08-29 | 1990-08-29 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227832A JPH04109630A (ja) | 1990-08-29 | 1990-08-29 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04109630A true JPH04109630A (ja) | 1992-04-10 |
Family
ID=16867074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227832A Pending JPH04109630A (ja) | 1990-08-29 | 1990-08-29 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04109630A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307476A (ja) * | 1994-05-12 | 1995-11-21 | Lg Semicon Co Ltd | 薄膜トランジスタの構造及びその製造方法 |
| JPH07321340A (ja) * | 1994-05-12 | 1995-12-08 | Lg Semicon Co Ltd | 薄膜トランジスタの構造及びその製造方法 |
-
1990
- 1990-08-29 JP JP2227832A patent/JPH04109630A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307476A (ja) * | 1994-05-12 | 1995-11-21 | Lg Semicon Co Ltd | 薄膜トランジスタの構造及びその製造方法 |
| JPH07321340A (ja) * | 1994-05-12 | 1995-12-08 | Lg Semicon Co Ltd | 薄膜トランジスタの構造及びその製造方法 |
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