JPH08181327A - 薄膜トランジスタ及びその製造方法 - Google Patents

薄膜トランジスタ及びその製造方法

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JPH08181327A JP7251394A JP25139495A JPH08181327A JP H08181327 A JPH08181327 A JP H08181327A JP 7251394 A JP7251394 A JP 7251394A JP 25139495 A JP25139495 A JP 25139495A JP H08181327 A JPH08181327 A JP H08181327A
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Abstract

(57)【要約】 【課題】 ＴＦＴを小型化し且つ高速化する。 【解決手段】 本発明によれば、誘電体物質からなる基
板（２２）の上にトランジスタ（１１）が製造される。
このトランジスタは、基板の上に形成されており、且つ
ソース領域（１８）とドレイン領域（２０）とを有する
半導体物質層（２４）を有している。この層は、更に、
チャンネル領域（１２）を有しており、それは基板の凹
所（３９）内に存在しており且つソース及びドレイン領
域に隣接している。該チャンネル領域は軽度にドープし
たソース及びドレイン領域（３０，３２）と同じく自己
整合されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、半導体装置
及びその製造方法に関するものであって、更に詳細に
は、ＳＲＡＭメモリセルにおいて使用する誘電体基板上
の半導体物質膜から形成したトランジスタ及びその製造
方法に関するものである。
【０００２】
【従来の技術】薄膜トランジスタ（ＴＦＴ）は、しばし
ば、面積を減少させた集積回路を製造するために使用さ
れる。例えば、ＴＦＴは６トランジスタスタティックラ
ンダムアクセスメモリ（ＳＲＡＭ）セルにおけるＰチャ
ンネルトランジスタとして使用することが可能である。
６トランジスタＳＲＡＭセルにおけるＰチャンネルポリ
シリコントランジスタは従来公知であり、例えば米国特
許第５，１３５，８８８号、第５，１８７，１１４号、
第５，２０４，２７９号を参照すると良い。
【０００３】典型的に、ＴＦＴはそのチャンネル、ドレ
イン領域及びソース領域が例えばＳｉＯ2 、石英又はガ
ラス等の誘電体基板上に形成された例えばポリシリコン
等の半導体物質からなるストリップから形成された電界
効果トランジスタ（ＦＥＴ）である。従って、半導体基
板内に形成される従来のＦＥＴと異なり、ＴＦＴは、例
えばＳＲＡＭセルにおける他のトランジスタ等の半導体
構造の上に積重ねて配置した状態で形成することが可能
である。このような集積回路構成要素の積重ねは、しば
しば、集積回路の面積において著しく面積を減少させる
場合がある。積重ね型トランジスタＳＲＡＭセルは、村
上等著「バッテリ動作用２１ｍＷ ＣＭＯＳ ＳＲＡＭ
（Ａ ２１ ｍＷ ＣＭＯＳ ＳＲＡＭ ｆｏｒ Ｂａ
ｔｔｅｒｙ Ｏｐｅｒａｔｉｏｎ）」、ＩＳＳＣＣ、４
６頁（１９９１）、三菱電機株式会社の文献に記載され
ている。
【０００４】
【発明が解決しようとする課題】ＴＦＴは、しばしば、
単結晶によって構成されたもの、即ち単結晶半導体基板
内におけるトランジスタと比較して寸法が大きい。更
に、ＴＦＴのスイッチング速度はある適用場面において
しばしば遅すぎる場合がある。本発明は、このような従
来技術の欠点を解消することを目的とする。
【０００５】
【課題を解決するための手段】本発明の原理によれば、
誘電体層の上にトランジスタが形成される。この誘電体
層は、好適には、シリコン基板内の集積回路要素の上側
に存在する酸化物層である。本トランジスタは該誘電体
層の表面上にあり且つソース領域とドレイン領域とを有
する半導体物質層を有している。チャンネル領域がソー
ス領域とドレイン領域との間に位置されており、且つ前
記表面下側で前記基板の凹所内に存在している。ゲート
電極は該チャンネルと実質的に整合している。絶縁体が
チャンネルとゲート電極とを分離している。ゲート電極
及びチャンネルは自己整合されているので、チャンネル
長を精密に形成することが可能であり、且つゲート電極
幅及び絶縁体厚さの２倍よりも小さい。本発明の別の側
面においては、ソース領域がチャンネルに隣接した軽度
にドープしたソース領域及びドレイン領域を有してお
り、それらの領域は本発明に基づいて、付加的な処理ス
テップなしで且つ従来技術において通常必要とされる場
合よりも１ステップ少ない状態で自動的に形成される。
【０００６】本発明の１つの利点はトランジスタが従来
のＴＦＴよりも小型であるということである。別の利点
としては、従来のＴＦＴよりも製造が容易であるという
ことである。
【０００７】
【発明の実施の形態】図１は半導体構成体１０の概略断
面図であり、その半導体構成体１０は、図示例において
は、薄膜トランジスタ（ＴＦＴ）１１を有している。図
示した如く、ＴＦＴ１１は長さＬであり且つゲート電極
１４と自己整合されたチャンネル領域１２を有してい
る。即ち、チャンネル領域１２はゲート電極１４の幅ｗ
と実質的に同一の長さである。
【０００８】このような自己整合は、従来のＴＦＴと比
較しＴＦＴ１１の寸法を減少させ、且つ従来の装置にお
いては発生するようなゲート電極１４がソース領域１８
及びドレイン領域２０と広範にオーバーラップすること
によって発生される場合のあるミラー容量等の寄生容量
を減少させる。従って、本発明のポリシリコントランジ
スタの構造内に組込まれたゲート電極１４とチャンネル
領域１２との自己整合はＴＦＴ１１の寸法を減少させ
る。
【０００９】図示した如く、ＴＦＴ１１は基板２２の上
に形成され、基板２２は、典型的には、例えばＳｉＯ
2 、ガラス層又は石英等の誘電体物質から形成される。
典型的にはポリシリコンである半導体物質からなる層２
４を基板２２の上に形成し、該層２４はチャンネル領域
１２とドレイン領域１８及びソース領域２０とを有して
いる。ポリシコン層２４を例えばゲート電極コンタクト
２８等の後に形成される層から絶縁させるために、ポリ
シリコン層２４の上に絶縁性誘電体層２６を形成するこ
とが可能である。本発明の１側面においては、ソース領
域１８は軽度にドープしたソース領域３０を有すること
が可能であり、且つドレイン領域２０は軽度にドープし
たドレイン領域３２を有することが可能である。これら
のＬＤＤ即ち軽度にドープしたドレイン領域は本明細書
に説明するように本発明の１実施例に基づいてドレイン
領域及びソース領域と共に単一の注入ステップで形成さ
れる。
【００１０】本発明の１実施例においては、ＴＦＴ１１
及び基板２２を有する半導体構成体１０をＳＲＡＭセル
３４の上方に形成することが可能である。このような実
施例においては、ＴＦＴ１１は６トランジスタＳＲＡＭ
セル用のＰチャンネル装置である。ＳＲＡＭセル内のそ
の他のトランジスタと共に基板内に形成するのではなく
その垂直上方にＴＦＴ１１を形成することによって、Ｓ
ＲＡＭセルの面積をＳＲＡＭセルと同一の水平面上に形
成されるＰチャンネルトランジスタ装置を使用する従来
のセルと比較して著しく減少させることが可能である。
このＰチャンネルトランジスタは、本明細書に引用した
ような従来の６トランジスタＳＲＡＭ設計のＰチャンネ
ルトランジスタを直接的に置換することが可能であり、
且つ従来装置と比較して全体的により小型の面積のメモ
リセル寸法を与えることが可能である。
【００１１】図２は図１の半導体構成体１０の概略平面
図である。説明の便宜上、コンタクト２８及び絶縁層２
６は図２においては省略してある。図２は、ソース／ド
レイン１８及び２０を有しており且つ内部にチャンネル
１２が形成されたポリシリコン層２４を示している。ゲ
ート電極１４はチャンネル領域１２の上側に延在してい
る。
【００１２】図３は図２のＡ−Ａ線に沿ってとった半導
体構成体１０の概略断面図を示している。この場合に
も、説明の便宜上、絶縁体２６及びコンタクト２８は図
３においては省略してある。図示した如く、チャンネル
領域１２は基板２２内の凹所３６の一部に形成されてい
る。酸化物層３８がチャンネル１２とゲート電極１４と
の間に形成されている。凹所３６の一部３９にはチャン
ネル領域が形成されていない。図示した如く、ゲート電
極１４の一部４１は凹所３６の上方に延在する端部部分
４１を有しており、それは酸化物層３１を介してチャン
ネル領域１２と隣接している。部分３９は１実施例にお
いては同一のポリシリコン層２４で充填させることが可
能であるが、ゲート電極１４から離れているので、その
場合にはチャンネル領域１２の一部として効果的に機能
するものではない。一方、部分３９は空洞のままとさせ
るか、又は例えばＳｉＯ2 等の絶縁物質で充填すること
が可能である。
【００１３】図４乃至１１は基板２２の上にＴＦＴ１１
が形成されている半導体構成体１０を製造する方法の１
実施例を示している。説明の便宜上ＳＲＡＭ３４は示し
ていないが、半導体構成体１０はＳＲＡＭ３４の上方に
形成することが可能であり、またそれとは独立的に形成
することも可能であることを理解すべきであって、設計
基準及びＳＲＡＭセルレイアウトは多数の可能な選択の
中から当業者によって選択することが可能なものであ
る。
【００１４】図４を参照すると、通常シリコン基板上に
ＳｉＯ2 層から形成される誘電体基板２２を形成した後
に、その上にゲート電極１４を形成する。本発明の１側
面においては、約０．５ミクロンの厚さを有するポリシ
リコン膜を低圧気相成長（ＬＰＣＶＤ）によって基板２
２の上に付着形成させる。次いで、ポリシリコン膜をド
ープしてより高い導電性のものとさせる。例えば、ポリ
シリコン膜はＮ＋へドープさせることが可能である。該
膜をドーピングした後に、ホトリソグラフィ技術を使用
してゲート電極１４へ形成させる。本発明の１側面にお
いては、幅Ｗは約４λであり、尚λは最小の処理寸法で
ある。
【００１５】次に、本発明の１実施例においてはホトレ
ジスト膜とすることが可能なマスク層６０をゲート電極
１４を被覆して付着形成させる。次いでマスク層６０に
開口６２を形成するが、開口６２はゲート電極１４の端
部部分の上に開口を与えるように形成する。
【００１６】次に、基板２２の露出された領域を等方的
にエッチングして点線６４で示したようにアンダーカッ
ト領域を与える。例えば、基板２２がＳｉＯ2 である場
合には、この等方性エッチングは、例えば緩衝酸化物エ
ッチ（ＢＯＥ）等の希釈フッ化水素（ＨＦ）の水溶液を
使用して実行し、且つ基板２２の露出された領域が所望
の深さｒへエッチングされるまで継続して行なう。１実
施例においては、この深さｒは約λであるが、アンダー
カットを与えるためにポリシリコンのゲート電極１４の
下側に適宜のエッチングを与える任意の深さとすること
が可能である。例えば、約０．５ミクロンとすることが
可能であり、又、Ｗ＝４λである図示した場合には、図
５及び９に示した如く、約λのアンダーカット距離ｄを
与えるためにその深さは約１λである。一方、ｄはより
小さなものとすることが可能であり、例えば、所望によ
り、λ／２とすることが可能である。
【００１７】図５はＢ−Ｂ線に沿ってとった図４の構造
を示した概略断面図である。図５に示した如く、この構
造はホトレジスト６０と、ゲート電極１４と、凹所３６
とを有しており、凹所３６は図４に関連して上に説明し
た等方性エッチングによって形成されたものである。こ
のエッチングによってゲート電極１４の下側に距離ｄの
アンダーカットが形成される。
【００１８】次に、図６を参照して説明すると、ホトレ
ジスト６０を除去し且つゲート絶縁膜１６を形成する。
このゲート絶縁膜は任意の許容可能な技術によって形成
することが可能である。本発明の１側面においては、ゲ
ート絶縁膜１６はゲート電極１４の露出された表面部分
の上に乾燥酸素中において成長させた酸化物とすること
が可能であるが、公知のその他の熱酸化技術を使用する
ことも可能である。ゲート酸化膜１６は約１００乃至５
００Åの範囲の厚さを有することが可能である。酸化膜
１６は単一のステップでゲート電極の露出部分の全ての
上に形成される。ゲート電極１４の上側の酸化膜、側壁
上の酸化膜、及び底部上の酸化膜は全て同時的に形成さ
れる。ゲート電極の上側の酸化膜及び下側の酸化膜と同
一のステップにおいてゲート電極側壁上の酸化膜を形成
することにより処理上の利点が得られる。
【００１９】更に図６を参照して説明すると、絶縁膜１
６の上及び、凹所３６内のものも含む基板２２の露出さ
れた表面領域上に半導体膜６６を形成する。本発明の１
側面においては、半導体膜６６は基板２２及び絶縁膜１
６の上に約７０００Åの厚さに付着形成されるアモルフ
ァスシリコン層から形成する。一方、半導体膜６６は適
宜の厚さのポリシリコンとすることも可能である。アモ
ルファスシリコン及びポリシリコンを形成する多様な技
術が公知であり且つその処理に適合性を有するものとし
て処理設計者によって選択される任意の適宜の技術を使
用することが可能である。
【００２０】図７は図４のＣ−Ｃ線に沿ってとった概略
断面図である。図示した如く、ゲート電極１４は凹所３
６の上側に延在しており、凹所３６内にある半導体膜６
６の一部の上側に位置している。これは、後に、トラン
ジスタのチャンネル領域１２を形成する。
【００２１】図８を参照して説明すると、半導体膜６６
の上に第二マスク層６８を形成し標準的なホトリソグラ
フィプロセスを使用してエッチングを行なうことを可能
とする。ホトレジスト６８を部分的に除去して開口６８
を形成し、且つ半導体膜２４のソース領域及びドレイン
領域となる半導体層６６の部分の上にホトレジスト６８
を残存させる。次いで、半導体膜６６の露出された部分
に対して異方性エッチングを行なって図９に示した如く
凹所３６内にチャンネル領域１２を形成する。本発明の
１側面においては、半導体膜６６の露出された部分をイ
オン補助プラズマエッチングプロセスを使用してエッチ
ングする。その結果得られるＴＦＴ１１を負荷装置とし
て使用すべき場合には、ＴＦＴ１１がオフに状態にある
場合、即ちチャンネル領域１２が非導通状態にある場合
に、チャンネル領域１２が充分に高い抵抗を与えるよう
に構成すべきである。６トランジスタＳＲＡＭセルにお
ける活性なＰチャンネルトランジスタとして装置１１を
使用する実施例においては、オフ抵抗は極めて高く、テ
ラオーム又はそれ以上の範囲であり、実際的な回路の面
からはそれは無限大に近付くものであり、且つオン抵抗
が極めて高く、通常メガオーム又はそれより高い範囲内
にある。Ｐチャンネルトランジスタとして、それはスイ
ッチオンするが、オンした場合に高い電流を担持する部
材として設計されるものではなく、むしろ、オンした場
合にチャンネル抵抗が非常に高いので、導電状態となる
が非常に低い電流を有するように設計される。
【００２２】図９は、アンダーカット深さｄに対応する
寸法ｄを有しており且つ凹所３６の深さｒに等しい全体
的な最大高さを有するチャンネル領域１２を有する部分
的に形成された装置を示している。チャンネル領域１２
は幅狭のストリップ形状であり、ゲート電極１４の幅に
ほぼ等しい長さＬを有しており、その深さは、最大で凹
所３６の深さとすることが可能であり、且つその厚さは
最大でアンダーカットの距離ｄである。距離ｄ及び凹所
深さｒは最小特徴寸法λより小さいものとすることが可
能である。何故ならば、それらの寸法はスタンダードな
ホトリソグラフィ技術ではなくエッチステップ及びアン
ダーカットエッチによって形成されるからである。従っ
て、チャンネル領域１２は従来装置と比較してこれらの
臨界的な寸法において非常に小さなものとすることが可
能であり、しかも、その製造ステップは、チャンネル領
域１２自身が過剰にエッチングされるか又は断線が発生
することがないことを確保している。何故ならば、ポリ
シリコンからなるゲート電極１４がチャンネル領域１２
を異方性エッチングから保護するからである。膜２４の
過剰なエッチングがチャンネル領域１２に対して損傷を
与えることはない。何故ならば、それはゲート電極１４
のオーバーハング即ち突出部４１の下側にあるからであ
る。このことは、従来のポリシリコン膜トランジスタの
場合には不可能であった処理制御ステップにおいて著し
い利点を与えることが可能であり、特にその最終的な使
用がＳＲＡＭの場合には特にそうである。
【００２３】図１０は上述した異方性エッチングプロセ
スの後の図４のＣ−Ｃ線に沿ってとった構造の概略断面
図である。チャンネル領域１２を形成した後に、イオン
注入を行なってスレッシュホールド電圧を調節し且つ所
望のタイプの装置、即ちＰチャンネル又はＮチャンネル
の装置を形成する。例えば、本発明の１側面において
は、約１０12原子数／ｃｍ2 の範囲内の燐でチャンネル
領域１２をイオン注入することによってＰチャンネル装
置が形成される。このイオン注入のエネルギは、上側に
存在するストリップ状のゲート電極１４に浸透すること
が可能であるように選択される。この場合の適切な注入
エネルギとしては約３００ＫｅＶである。一方、より低
いエネルギを使用し且つ角度を付けてチャンネル領域１
２に対してイオン注入を行なうことが可能であり、例え
ば、チャンネル領域１２の露出された境界即ち端部３７
（図３）に対してアクセスを与えるために回転型ウエハ
技術又は別の同等の技術を使用することによって行なう
ことが可能である。チャンネル領域１２のエッチング及
びチャンネル領域のイオン注入の両方に対して同一のマ
スクを所定位置に位置させておくことにより、チャンネ
ル領域の自己整合を得ることが可能である。一方、ホト
レジスト６８を除去し且つ第一導電型の軽度のドーズで
ブランケット即ち一様なイオン注入を行ない、且つソー
ス領域とドレイン領域とに対してカウンタドープを行な
ってその軽度のドーズに打ち勝たせることも可能であ
る。
【００２４】更に図１０を参照して説明すると、チャン
ネル領域１２内へのドーパントの注入の後に、ホトレジ
スト層６８を除去し、且つ層６６がアモルファスシリコ
ンである場合には、それを結晶化させ、即ちポリシリコ
ンストリップ２４へ変換させる（図１）。本発明の１側
面においては、アモルファスシリコンをグレイン即ち粒
界の大きなポリシリコンからなるストリップ２４へ変換
させるために、層６６をＮ2 又はＡｒ内において長い低
温アニールに露呈させる。このようなアニールは、典型
的に、約２０乃至１００時間の範囲の期間にわたり約４
７５乃至６００℃の温度において行なわれる。アニール
温度はアモルファスシリコン内に付加的な核又は小さい
な結晶が発生しない程度に十分低いものであるが、約５
ミクロン以上のグレイン寸法とさせるために既存の結晶
が固体拡散を介して成長するのに充分に高いものとすべ
きである。一方、レーザ技術を使用して層６６を大きな
グレインのポリシリコンからなるストリップ２４へ変換
させることが可能である。ポリシリコン層２４内のより
大きな結晶グレインは、しばしば、改善されたＴＦＴを
与えることが知られている。何故ならば、より大きなグ
レインは、主にグレイン境界に位置されているキャリア
トラップに格納されることのある電荷数を減少させるか
らである。一方、層２４は、最初から許容可能なポリシ
リコンから形成することが可能であり、その場合には長
期間のアニールを必要とすることなしに処理を行なうこ
とが可能である。
【００２５】図１１を参照して説明すると、ストリップ
２４の露出部分の上に酸化膜７２を形成する。本発明の
１側面においては、図１１の構造は約８５０℃の温度に
おいて蒸気中において軽度に酸化させて約２００Åの厚
さの二酸化シリコンからなる層７２を成長させる。
【００２６】次に、構成体１０に対してブランケット即
ち一様なイオン注入を行なってドレイン領域２０及びソ
ース領域１８を形成する。本発明の１側面においては、
ＴＦＴ１１がＰチャンネル装置である場合には、構成体
１０に対して約１５０ＫｅＶのエネルギにおいて約１０
15原子数／ｃｍ2 のドーズ又はそれより高いドーズを使
用してボロンでイオン注入を行なう。このようなイオン
注入は図１１において複数個の矢印で示した如く、構成
体１０の表面に対して実質的に垂直な方向に行なわれ
る。更に、このような注入物は軽度にドープした領域３
０及び３２の外側のソース１８及びドレインの部分に良
好な導電度を与えるために充分に高いドーパント濃度を
与え、その不純物濃度は約１０19原子数／ｃｍ3 であ
る。
【００２７】イオン注入プロセスの直後においては、Ｌ
ＤＤ領域３０及び３２内に存在するボロンは非常に僅か
である。何故ならば、該領域はより大きな体積を有して
おり且つ部分的に第二ポリシリコン層、第一ポリシリコ
ン層、ゲート酸化膜１６の側壁の厚さによって保護され
ているからである。次いで、構成体１０を９００乃至９
２５℃の温度範囲において約１時間の間熱処理を行な
い、軽度の濃度の注入されたボロンを領域３０及び３２
内へドライブし、従ってチャンネル領域１２（これは、
本発明のこの側面においては、Ｎ−にドープされてい
る）との境界近くに於いては、不純物濃度は１０17乃至
１０18原子数／ｃｍ3 の範囲内か又はある実施例におい
てはそれより低い濃度である。このような熱処理によっ
てＰ型のＬＤＤ領域３０及び３２が形成される。一方、
このボロンをドライブインさせるステップに対してＲＴ
Ａ即ち迅速熱アニール方法を使用することが可能であ
る。
【００２８】軽度にドープしたソース領域及びドレイン
領域は、付加的なイオン注入ステップなしで効果的に形
成される。このことが可能である理由は、就中、層２４
はチャンネル領域にすぐ隣接したソース／ドレイン領域
において一層厚くなっており、且つソース／ドレイン領
域はチャンネル領域に隣接して一層深さが深く、チャン
ネル領域１２は表面下側の凹所内に存在しているからで
ある。従って、同一の注入ドーズの場合に、イオンは拡
散されるとより大きな体積に亘って拡布し、且つ最終的
な不純物濃度はより低くなる。更に、表面においてのイ
オンドーズに対しては、イオンは下方向に拡散する。ポ
リシリコン層２４の一層深い領域は不純物の拡散特性を
考慮に入れると、イオン注入の後に発生する熱ステップ
の選択的制御によってより低い最終的なドーパント濃度
を有することが可能である。このことは、表面にチャン
ネル領域を有し且つチャンネルから離れた位置でもチャ
ンネル近くでもソース／ドレイン領域は同一の体積を有
している従来のＬＤＤ構造と比較される。このような従
来の装置はＬＤＤ構造を形成するために別個のイオン注
入ステップを必要とするが、本発明によれば、ＬＤＤ構
造は自己的に形成される。
【００２９】ソース／ドレイン及びＬＤＤ構造はチャン
ネル領域１２に対して自動的に自己整合される。何故な
らば第一ポリシリコン層１４及び該層を取囲む側壁を有
するゲート酸化膜１６は、拡散された場合に、ＬＤＤ構
造を形成するイオン注入に対する自己整合用エッジスト
ップとして作用するからである。該酸化物側壁は垂直方
向のイオンドーズ注入に対するストップを提供し、良好
なマスクエッジであって、且つ該ゲート酸化膜は後の拡
散が夫々のポリシリコン層内に過剰なカウンタドーパン
トを配置させることを防止する。
【００３０】１実施例においてはＬＤＤ構造を自己的に
形成するために増加した体積とチャンネル領域の大きな
深さの両方に依存しているが、それらのいずれか一方の
みがこの目的を達成するために有用なものである場合が
ある。ＬＤＤ構造の自己整合はこれらの技術のいずれか
一方のみを使用するか又は結合して使用することにより
達成することも可能である。
【００３１】図１１を参照して更に説明すると、ＴＦＴ
１１は層２４内のグレイン境界即ち粒界においてのトラ
ップ密度を減少させるために水素でパッシベーション即
ち不動化させることが可能である。このようなトラップ
密度の減少は、しばしば、スレッシュホールド電圧及び
サブスレッシュホールドリーク電流を減少させる。この
水素によるパッシベーションは形成用ガス又は水素
（Ｈ）における長期のベークを使用し、プラズマエッジ
ＣＶＤ（ＰＥＣＶＤ）窒化シリコン層を付与し、構成体
１０を約３００℃の温度で水素プラズマ内に浸漬して実
施することが可能であり、又はプロトンでの高ドーズイ
オン注入によって実施することが可能である。
【００３２】図１１を参照して更に説明すると、本発明
の１側面においては、チャンネル領域１２の幅と長さと
の比（Ｗ／Ｌ）は約λ÷２λ＝１／２と等しい。これに
よりＴＦＴ１１が完成され且つ当該技術分野において公
知の如く適宜の絶縁層、コンタクト、ビア及び金属膜を
付加することによってその他の装置と集積化させること
が可能であり、最終的な製品を図１に示してある。
【００３３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、ＰチャンネルＴＦＴ１１を製造する方法に
ついて詳細に説明したが、本発明の技術的範囲を逸脱す
ることなしにＮチャンネルとしてＴＦＴ１１を形成する
ことも可能である。ゲート電極１４及び半導体膜６６は
夫々第一ポリシリコン層及び第二ポリシリコン層として
説明したが、このことはこれらの２つの層に対して特定
の順番を必要とするものではない。更に、これらの層は
第二ポリシリコン層、第三ポリシリコン層、又は第四ポ
リシリコン層等とすることが可能であって、特定のレベ
ルのポリシリコンであることは本発明にとって重要なこ
とではない。更に、ＴＦＴ１１のゲート電極を形成する
ストリップ１４はポリシリコン以外の導電性物質から形
成することも可能である。
【図面の簡単な説明】
【図１】 本発明に基づいて製造した半導体構成体を示
した概略断面図。
【図２】 図１の構成体の一部の概略平面図。
【図３】 図２のＡ−Ａ線に沿ってとった図２の構成体
の概略断面図。
【図４】 エッチングした半導体構成体の状態を示した
概略平面図。
【図５】 図４のＢ−Ｂ線に沿ってとった構成体の概略
断面図。
【図６】 誘電体及び半導体層を形成した後の構成体を
示した概略断面図。
【図７】 図５のＣ−Ｃ線に沿ってとった構成体の概略
断面図。
【図８】 マスク層を配置し且つエッチングステップの
後の状態の構成体を示した概略平面図。
【図９】 図８におけるＣ−Ｃ線に沿ってとった概略断
面図。
【図１０】 図５のＣ−Ｃ線に沿ってとった構成体の概
略断面図。
【図１１】 マスク層を除去し且つ誘電体層を付加した
後の構成体を示した概略断面図。
【符号の説明】
１０ 半導体構成体 １１ 薄膜トランジスタ（ＴＦＴ） １２ チャンネル領域 １８，２０ ソース／ドレイン領域 ２２ 基板 ２４ 半導体物質層 ２６ 絶縁膜 ２８ ゲート電極コンタクト ３２ ＬＤＤ領域 ３４ ＳＲＡＭ ３６ 凹所 ４１ オーバーハング部分 ６０ マスク層 ６２ 開口 ６６ 半導体膜 ６８ 第二マスク層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 21/336 Ｈ０１Ｌ 27/10 ３８１ 29/78 ６１６ Ｍ ６１８ Ｃ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体構成体において、 凹所が形成されており且つ１表面をもった誘電体基板、 前記表面上及び前記凹所内に位置されており且つ前記凹
    所内においてチャンネル領域を具備しており且つソース
    領域とドレイン領域とを具備する半導体物質層、 前記表面の上側に構成されており且つ前記チャンネル領
    域とオーバーラップすべく前記凹所の上方に延在するゲ
    ート電極部分を具備するゲート電極、 前記チャンネル領域と前記ゲート電極との間に設けられ
    た絶縁体、を有することを特徴とする半導体構成体。
  2. 【請求項２】 請求項１において、前記ソース領域の一
    部及び前記ドレイン領域の一部が前記凹所内にあり且つ
    各々の一部が前記凹所の外側の誘電体表面上にあること
    を特徴とする半導体構成体。
  3. 【請求項３】 請求項１において、前記ソース領域が前
    記チャンネルに隣接した軽度にドープしたソース領域を
    有しており、且つ前記ドレイン領域が前記チャンネルに
    隣接した軽度にドープしたドレイン領域を有しているこ
    とを特徴とする半導体構成体。
  4. 【請求項４】 請求項３において、前記軽度にドープし
    たソース領域の少なくとも一部及び前記軽度にドープし
    たドレイン領域の一部が前記凹所内にあることを特徴と
    する半導体構成体。
  5. 【請求項５】 請求項１において、前記ゲート電極がそ
    の上に酸化物層を具備する一対の両側の垂直側部を有し
    ており、前記ソース領域の一部が前記側部のうちの第一
    側部と隣接しており、且つ前記ドレイン領域の一部が前
    記側部のうちの第二側部と隣接しており、且つ前記絶縁
    体が前記ソース領域を前記第一側部から分離し且つ前記
    ドレイン領域を前記第二側部から分離していることを特
    徴とする半導体構成体。
  6. 【請求項６】 請求項５において、前記ソース領域が前
    記チャンネル及び前記第一側部に隣接した軽度にドープ
    したソース領域を有しており、且つ前記ドレイン領域が
    前記チャンネル及び前記第二側部に隣接した軽度にドー
    プしたドレイン領域を有していることを特徴とする半導
    体構成体。
  7. 【請求項７】 請求項６において、前記チャンネル領域
    に直接的に隣接するソース／ドレイン領域が、前記チャ
    ンネル領域から離れたソース／ドレイン領域よりも一層
    大きな体積を有しており、チャンネルに直接的に隣接し
    た低濃度ドーパントを自己形成していることを特徴とす
    る半導体構成体。
  8. 【請求項８】 請求項６において、前記半導体物質層が
    前記ゲート電極の一部の上側に存在し、前記ゲート電極
    に隣接し、且つ前記ゲート電極の一部の下側に存在して
    いることを特徴とする半導体構成体。
  9. 【請求項９】 請求項８において、前記ゲート電極が２
    つの側壁部分と、上部壁部分と、底部壁部分との上側に
    位置した絶縁層を有することを特徴とする半導体構成
    体。
  10. 【請求項１０】 トランジスタの製造方法において、 誘電体基板の表面上にゲート電極を形成し、 前記ゲート電極の端部部分が凹所の上方を延在する境界
    において前記凹所と前記表面とが隣接するように前記基
    板内に凹所を形成し、 前記ゲート電極の露出部分の上に絶縁体を形成し、 前記ゲート電極が半導体物質層の上側に存在するように
    前記表面上及び前記凹所内に半導体物質層を形成し、 前記凹所内の前記半導体物質内にチャンネル領域を形成
    し、 前記チャンネル領域の両端に隣接した前記半導体物質内
    にドレイン領域及びソース領域を形成する、上記各ステ
    ップを有することを特徴とする方法。
  11. 【請求項１１】 請求項１０において、前記ゲート電極
    を形成するステップが、 前記表面上にポリシリコン膜を付着形成し、 前記膜上にマスク層を形成し、 前記膜の露出部分をエッチングして前記ゲート電極を形
    成し、 前記マスク層を除去する、ことを特徴とする方法。
  12. 【請求項１２】 請求項１０において、前記凹所を形成
    するステップが、 前記ゲート電極を形成した後に前記ゲート電極の端部部
    分及び前記端部部分に隣接した前記基板表面の区域を露
    出させるマスク層を形成し、 前記ゲート電極の端部部分をアンダーカットさせるため
    に前記露出された基板区域を等方的にエッチングする、
    ことを特徴とする方法。
  13. 【請求項１３】 請求項１０において、前記半導体物質
    層を形成するステップ、前記半導体物質を除去するステ
    ップ、及びチャンネル領域を形成するステップが、 前記基板の前記表面上及び前記凹所内にシリコン膜を付
    着形成し、 前記アモルファスシリコン上にマスク層を形成し、 前記シリコンを異方性エッチングして前記凹所内にスト
    リップを残存させ、 前記凹所内に残存する前記ストリップの一部をドーパン
    トで注入して前記チャンネルを形成し、 前記マスク層を除去し、 前記ストリップをポリシリコンへ変換させる、ことを特
    徴とする方法。
  14. 【請求項１４】 請求項１０において、前記半導体物質
    層を形成するステップが、 前記ゲート電極の上側及び前記ゲート電極が上側に存在
    する凹所内にシリコン層を形成して前記半導体物質層の
    幾らかを前記ゲート電極の上に設け、幾らかを前記ゲー
    ト電極の側部に設け且つ幾らかを前記ゲート電極の下側
    に設けることを特徴とする方法。
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