JPH04109670A - Ｍｏｓ型読み出し専用半導体記憶装置 - Google Patents
Ｍｏｓ型読み出し専用半導体記憶装置Info
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- JPH04109670A JPH04109670A JP2228877A JP22887790A JPH04109670A JP H04109670 A JPH04109670 A JP H04109670A JP 2228877 A JP2228877 A JP 2228877A JP 22887790 A JP22887790 A JP 22887790A JP H04109670 A JPH04109670 A JP H04109670A
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- Japan
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- memory device
- buried layer
- mos type
- semiconductor memory
- trench
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野コ
本発明は、ＭＯＳ型読み出し専用半導体記憶装置に関し
、特に、ＮＯＲ型の読み出し専用半導体記憶装置に関す
る。
、特に、ＮＯＲ型の読み出し専用半導体記憶装置に関す
る。
［従来の技術］
ＭＯＳ型読み出し専用半導体記憶装置の大容量化には、
ＮＡＮＤ型セル配列がよく用いられているが、この型の
ものは、読み出し速度が遅いという欠点があった。一方
、高速読み出しを必要とするデバイスでは、ＮＯＲ型セ
ル配列が用いられるが、この型のものはセルサイズが大
きいため高集積化には不向きであった。これに対して、
ＮＡＮＤ型の高集積度の特長とＮＯＲ型の高速読み出し
の特長とをあわせもつ半導体記憶装置が特開昭６３−１
３１５６８号により提案されている。
ＮＡＮＤ型セル配列がよく用いられているが、この型の
ものは、読み出し速度が遅いという欠点があった。一方
、高速読み出しを必要とするデバイスでは、ＮＯＲ型セ
ル配列が用いられるが、この型のものはセルサイズが大
きいため高集積化には不向きであった。これに対して、
ＮＡＮＤ型の高集積度の特長とＮＯＲ型の高速読み出し
の特長とをあわせもつ半導体記憶装置が特開昭６３−１
３１５６８号により提案されている。
以下、同公報により提案された記憶装置について、第５
図を参照して説明する。この記憶装置では、同図に示さ
れるように、ｐ型半導体基板の表面領域内に、メモリセ
ルトランジスタのチャネル要分だけ間隔をおいて複数本
のｎ型の埋め込み層（拡散層）１０１ａ、１０１ｂ、１
０１ｃが形成され、半導体基板上には、ゲート絶縁膜を
介して埋め込み層と垂直に交差する複数本のゲート電極
１０２ａ〜１０２ｈが形成されている。そして、各埋め
込み層はコンタクト孔１０３を介して上層のＡρ配線１
０４と接続されている。
図を参照して説明する。この記憶装置では、同図に示さ
れるように、ｐ型半導体基板の表面領域内に、メモリセ
ルトランジスタのチャネル要分だけ間隔をおいて複数本
のｎ型の埋め込み層（拡散層）１０１ａ、１０１ｂ、１
０１ｃが形成され、半導体基板上には、ゲート絶縁膜を
介して埋め込み層と垂直に交差する複数本のゲート電極
１０２ａ〜１０２ｈが形成されている。そして、各埋め
込み層はコンタクト孔１０３を介して上層のＡρ配線１
０４と接続されている。
このように形成されたメモリセルは、例えばメモリセル
１０５のように、埋め込み層１０１ｂがメモリセルトラ
ンジスタのドレイン、埋め込み層１０１ａがメモリセル
トランジスタのソースとなり、ゲート電極１０２ａのゲ
ート電極の長尺方向がメモリセルトランジスタのチャネ
ル方向となっている。この構造のメモリセルは、通常の
ＮＯＲ型メモリセルと異なり、コンタクトホールとチャ
ネル両側の素子分離領域を必要としないので高密度化が
可能であり、一方で、回路的にはＮＯＲ型であるので、
高速読み出しが可能である。
１０５のように、埋め込み層１０１ｂがメモリセルトラ
ンジスタのドレイン、埋め込み層１０１ａがメモリセル
トランジスタのソースとなり、ゲート電極１０２ａのゲ
ート電極の長尺方向がメモリセルトランジスタのチャネ
ル方向となっている。この構造のメモリセルは、通常の
ＮＯＲ型メモリセルと異なり、コンタクトホールとチャ
ネル両側の素子分離領域を必要としないので高密度化が
可能であり、一方で、回路的にはＮＯＲ型であるので、
高速読み出しが可能である。
［発明か解決しようとする課題］
しかしなから、この構造のメモリセルは、次の２点で重
大な欠点を有している。第１は、非選択埋め込み層の電
位設定の問題である。第５図の記憶装置において例えば
メモリセル１０５を選択した場合、ゲート電極１０２ａ
は電位Ｖｏ（正電位）（その他のゲート電極１０２ｂ〜
１０２ｈは接地電位）、埋め込み層１０１ｂは電位ＶＯ
（正電位）、埋め込み層１０１ａは電位Ｖｓ（接地電位
）状態にある。このとき、非選択の埋め込み層１０１ｃ
の電位は、ＶＤあるいは浮遊電位でなければならない。
大な欠点を有している。第１は、非選択埋め込み層の電
位設定の問題である。第５図の記憶装置において例えば
メモリセル１０５を選択した場合、ゲート電極１０２ａ
は電位Ｖｏ（正電位）（その他のゲート電極１０２ｂ〜
１０２ｈは接地電位）、埋め込み層１０１ｂは電位ＶＯ
（正電位）、埋め込み層１０１ａは電位Ｖｓ（接地電位
）状態にある。このとき、非選択の埋め込み層１０１ｃ
の電位は、ＶＤあるいは浮遊電位でなければならない。
これは、メモリセル１０５が選択状態にある場合、埋め
込み層１０１ｂから１０１Ｃへの電流の漏れが発生しな
いようにするためである。実際には、非選択の埋め込み
層は、浮遊電位状態に設計される場合が多いが、いずれ
にしても上述した従来例では周辺回路が極めて複雑なも
のとなる。
込み層１０１ｂから１０１Ｃへの電流の漏れが発生しな
いようにするためである。実際には、非選択の埋め込み
層は、浮遊電位状態に設計される場合が多いが、いずれ
にしても上述した従来例では周辺回路が極めて複雑なも
のとなる。
第２の欠点は、読み出し専用記憶装置の製造に特有なデ
ータ書き込み工程上の問題である。通常の場合、データ
書き込みはゲート電極形成後、不純物イオンをフォトレ
ジストマスクを用いて選択的に、ゲート電極およびゲー
ト絶縁膜を透過させて、半導体基板表面に導入し、メモ
リセルトランジスタのしきい値を制御することにより行
う。この際に用いられるフォトレジストマスクは、ゲー
ト電極（１０２ａ〜１０２ｈ）と埋め込みｎ型拡散層（
１０１ａ〜１０１ｃ）に位置合せされていなければなら
ない。ところが、ゲート電極に対する位置合わせは、パ
ターン段差が大きいため容易であるが、埋め込み層に対
する位置合わせは、埋め込み層に形状的特徴がないこと
から一般には極めて困難である。このため、実際には埋
め込み層とは別のパターン（例えばゲート電極やフィー
ルド絶縁膜）に間接的に位置合せを行っている。したが
って、位置合せに対する余裕をとる必要が生じ、このこ
とが高集積化に対する障害となっていた。
ータ書き込み工程上の問題である。通常の場合、データ
書き込みはゲート電極形成後、不純物イオンをフォトレ
ジストマスクを用いて選択的に、ゲート電極およびゲー
ト絶縁膜を透過させて、半導体基板表面に導入し、メモ
リセルトランジスタのしきい値を制御することにより行
う。この際に用いられるフォトレジストマスクは、ゲー
ト電極（１０２ａ〜１０２ｈ）と埋め込みｎ型拡散層（
１０１ａ〜１０１ｃ）に位置合せされていなければなら
ない。ところが、ゲート電極に対する位置合わせは、パ
ターン段差が大きいため容易であるが、埋め込み層に対
する位置合わせは、埋め込み層に形状的特徴がないこと
から一般には極めて困難である。このため、実際には埋
め込み層とは別のパターン（例えばゲート電極やフィー
ルド絶縁膜）に間接的に位置合せを行っている。したが
って、位置合せに対する余裕をとる必要が生じ、このこ
とが高集積化に対する障害となっていた。
［課題を解決するための手段］
本発明のＭＯ８型読み出し専用半導体記憶装置は、ｐ型
半導体基板の表面領域内に形成され、内部に絶縁物が充
填された互いに平行な複数本の溝と、谷溝の両側にそれ
ぞれの溝に沿いかつそれぞれの溝により互い分離されて
設けられたｎ型の拡散領域と、前記半導体基板上にゲー
ト絶縁膜を介して形成された、前記溝と垂直に交差する
複数本のケート電極と、を具備するものであって、清の
両側に設けられたｎ型の拡散領域は、その渭に対して自
己整合的に形成されている。
半導体基板の表面領域内に形成され、内部に絶縁物が充
填された互いに平行な複数本の溝と、谷溝の両側にそれ
ぞれの溝に沿いかつそれぞれの溝により互い分離されて
設けられたｎ型の拡散領域と、前記半導体基板上にゲー
ト絶縁膜を介して形成された、前記溝と垂直に交差する
複数本のケート電極と、を具備するものであって、清の
両側に設けられたｎ型の拡散領域は、その渭に対して自
己整合的に形成されている。
［実施例］
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図（ａ）、第１図（ａ’）、第１図（ｂ）〜第１図
（ｆ）は、本発明の一実施例の製造工程における平面図
であり、第２図（ａ）〜（ｄ）、第３図（ａ） 〜（ｄ
）および第４図（ａ）〜（ｄ〉は、それぞれ、第１図（
ａ＞のＩＩ−ＩＩ線、■−■線、ＩＶ−ＩＶ線断面での
製造工程中の断面図であって、第２図乃至第４図におけ
る（ａ）〜（ｄ）は、第１図の（ａ）〜（ｄ）の各工程
に対応している。
（ｆ）は、本発明の一実施例の製造工程における平面図
であり、第２図（ａ）〜（ｄ）、第３図（ａ） 〜（ｄ
）および第４図（ａ）〜（ｄ〉は、それぞれ、第１図（
ａ＞のＩＩ−ＩＩ線、■−■線、ＩＶ−ＩＶ線断面での
製造工程中の断面図であって、第２図乃至第４図におけ
る（ａ）〜（ｄ）は、第１図の（ａ）〜（ｄ）の各工程
に対応している。
まず、第１図〜第４図の（ａ＞に示すように、酸化性雰
囲気で加熱してｐ型半導体基板１上に膜厚２００〜４０
０人のゲート絶縁膜２を形成し、さらに、化学気相成長
（ＣＶＤ）法により、４０００〜６０００人の多結晶シ
リコン膜３および１０００〜２０００人の酸化シリコン
膜４をそれぞれ形成する。しかるのち、フォトエツチン
グ法により、選択的に酸化シリコン膜４および多結晶シ
リコンＭ３を除去して溝間孔予定領域５を形成する。
囲気で加熱してｐ型半導体基板１上に膜厚２００〜４０
０人のゲート絶縁膜２を形成し、さらに、化学気相成長
（ＣＶＤ）法により、４０００〜６０００人の多結晶シ
リコン膜３および１０００〜２０００人の酸化シリコン
膜４をそれぞれ形成する。しかるのち、フォトエツチン
グ法により、選択的に酸化シリコン膜４および多結晶シ
リコンＭ３を除去して溝間孔予定領域５を形成する。
次に、第１図（ａ′）に示すように、溝間孔予定領域５
の両端を覆うフォトレジスト膜１０を形成し、溝間孔予
定領域５から、ｎ型不純物例えばヒ素イオンをＩ Ｘ
１０ ”〜５ ｘ １０１５Ｃ，−２程度導入し、９５
０’Ｃで１時間程度窒素雰囲気中において熱処理を行っ
てｎ型の埋め込み層６を形成する〔第１図〜第４図の（
ｂ）〕。
の両端を覆うフォトレジスト膜１０を形成し、溝間孔予
定領域５から、ｎ型不純物例えばヒ素イオンをＩ Ｘ
１０ ”〜５ ｘ １０１５Ｃ，−２程度導入し、９５
０’Ｃで１時間程度窒素雰囲気中において熱処理を行っ
てｎ型の埋め込み層６を形成する〔第１図〜第４図の（
ｂ）〕。
次に、最上層の酸化シリコン膜４をマスクに、ｐ型半導
体基板１に深さ２〜３μｍの埋め込み層分離溝７を形成
する。この清は、埋め込み層６を２つに完全に分断する
ために、埋め込み層より十分深く形成される。次に、第
１図〜第４図の（Ｃ〉に示すように、埋め込み層分離溝
７内を埋め込み酸化物８で埋め込む。この酸化物として
は流動性の高いＢＰＳＧ等を用いることができる。
体基板１に深さ２〜３μｍの埋め込み層分離溝７を形成
する。この清は、埋め込み層６を２つに完全に分断する
ために、埋め込み層より十分深く形成される。次に、第
１図〜第４図の（Ｃ〉に示すように、埋め込み層分離溝
７内を埋め込み酸化物８で埋め込む。この酸化物として
は流動性の高いＢＰＳＧ等を用いることができる。
次に、基板表面にタングステンシリサイド膜９を被着し
、タングステンシリサイド膜９および多結晶シリコン膜
３を選択的に除去して、分離溝７と直交するゲート電極
を形成する〔第１図〜第４図の（ｄ）〕。
、タングステンシリサイド膜９および多結晶シリコン膜
３を選択的に除去して、分離溝７と直交するゲート電極
を形成する〔第１図〜第４図の（ｄ）〕。
次に、第１図（ｅ）に示すように、埋め込み層６引き出
し用ｎ型拡散層を選択的に形成するために、フォトレジ
スト膜１１を塗布し、これに埋め込み層６の一方の端部
を露出するｎ型拡散層形成領域１２を開孔する。このと
き用いるフォトマスクは、ｎ型拡散層を形成するための
特別のマスクではなく、周辺回路のＣＭＯＳデバイスの
ｎチャネルトランジスタのソース、ドレイン領域形成時
に用いるマスクと共用化が可能である。従って、ここに
ｎ型拡散層を形成しても製造工程そのものは増加しない
。続いて、ｎ型不純物例えばヒ素をイオン注入してｎ型
拡散層１３〔第１図〈ｆ）〕を形成し、フォトレジスト
膜１１を剥離する。
し用ｎ型拡散層を選択的に形成するために、フォトレジ
スト膜１１を塗布し、これに埋め込み層６の一方の端部
を露出するｎ型拡散層形成領域１２を開孔する。このと
き用いるフォトマスクは、ｎ型拡散層を形成するための
特別のマスクではなく、周辺回路のＣＭＯＳデバイスの
ｎチャネルトランジスタのソース、ドレイン領域形成時
に用いるマスクと共用化が可能である。従って、ここに
ｎ型拡散層を形成しても製造工程そのものは増加しない
。続いて、ｎ型不純物例えばヒ素をイオン注入してｎ型
拡散層１３〔第１図〈ｆ）〕を形成し、フォトレジスト
膜１１を剥離する。
続いて、このメモリセルに対して書き込みが行われるが
、そのためのフォトレジスト工程では、ゲート電極（タ
ングステンシリサイド膜９）および埋め込み酸化物８が
位置合せに用いられる。埋め込み酸化物８の平面形状は
分離溝７のそれと一致しており、そして埋め込み層６は
分離溝７と自己整合的に形成されているので、位置合せ
は正確に行われる。
、そのためのフォトレジスト工程では、ゲート電極（タ
ングステンシリサイド膜９）および埋め込み酸化物８が
位置合せに用いられる。埋め込み酸化物８の平面形状は
分離溝７のそれと一致しており、そして埋め込み層６は
分離溝７と自己整合的に形成されているので、位置合せ
は正確に行われる。
最後に、第１図（ｆ＞に示すように、全面を層間絶縁膜
で覆い、これにタングステンシリサイド膜９およびｎ型
拡散層１３の上を開孔するコンタクト孔１４を形成して
Ａ（配線１５を形成する。
で覆い、これにタングステンシリサイド膜９およびｎ型
拡散層１３の上を開孔するコンタクト孔１４を形成して
Ａ（配線１５を形成する。
この場合に、タングステンシリサイド膜９は活性領域１
６の外側のロコス酸化膜上でＡｆｆｌ配線１５と接続さ
れる。
６の外側のロコス酸化膜上でＡｆｆｌ配線１５と接続さ
れる。
本発明によれば、非選択の埋め込み層を正電位乃至浮遊
電位とする必要がない。そのため、第１図＜ｆ）に示す
ように、清の一方の側の埋め込み層をソース領域に固定
し共通のＡｊ配線１５に接続することが可能となる。従
って、配線および周辺回路か著しく簡素化される。
電位とする必要がない。そのため、第１図＜ｆ）に示す
ように、清の一方の側の埋め込み層をソース領域に固定
し共通のＡｊ配線１５に接続することが可能となる。従
って、配線および周辺回路か著しく簡素化される。
［発明の効果］
以上説明したように、本発明は、ソース・ドレイン領域
である埋め込み層を分離溝によって分離したものである
ので、本発明によれば、非選択埋め込み層の電位を接地
電位に設定しても漏れ電流が発生することがなくなる。
である埋め込み層を分離溝によって分離したものである
ので、本発明によれば、非選択埋め込み層の電位を接地
電位に設定しても漏れ電流が発生することがなくなる。
従って、本発明によれば、非選択埋め込み層を正電位に
設定しなり浮遊状態としたりする必要がなくなり、配線
および周辺回路が簡素化される。
設定しなり浮遊状態としたりする必要がなくなり、配線
および周辺回路が簡素化される。
また、埋め込み層同士が溝により分離されていため、選
択された埋め込み層が負う負荷容量は著しく軽減され、
動作の高速化が達成される。
択された埋め込み層が負う負荷容量は著しく軽減され、
動作の高速化が達成される。
更に、データ書き込み工程におけるフォトレジストマス
クは、埋め込み層が自己整合された埋め込み層分離溝に
直接位置合せが可能になるため、高い精度が期待でき、
メモリセルの縮小化が可能になる。
クは、埋め込み層が自己整合された埋め込み層分離溝に
直接位置合せが可能になるため、高い精度が期待でき、
メモリセルの縮小化が可能になる。
タクト孔、 １５．１０４・・Ａρ配線、 １６活性
領域、 １０２ａ〜１０２ｈ・・・ゲート電極、１０
５・単位メモリセル。
領域、 １０２ａ〜１０２ｈ・・・ゲート電極、１０
５・単位メモリセル。
第１図（ａ）、第１図（ａ′）、第１図（ｂ）〜第１図
（ｆ）は、本発明の一実施例の製造工程中の平面図、第
２図（ａ）〜（ｄ）、第３図（ａ）〜（ｄ）、第４図（
ａ）〜（ｄ）は、それぞれ第１図（ａ）の■−■線、■
−■線、ＩＶ−ＩＶ線断面における製造工程中の断面図
、第５図は、従来例の平面図である。
（ｆ）は、本発明の一実施例の製造工程中の平面図、第
２図（ａ）〜（ｄ）、第３図（ａ）〜（ｄ）、第４図（
ａ）〜（ｄ）は、それぞれ第１図（ａ）の■−■線、■
−■線、ＩＶ−ＩＶ線断面における製造工程中の断面図
、第５図は、従来例の平面図である。
Claims (3)
- （１）第１導電型の半導体基板の表面領域内に形成され
、内部に絶縁物が充填された互いに平行な複数本の溝と
、各溝の両側にそれぞれの溝に沿いかつそれぞれの溝に
より互い分離されて設けられた第２導電型の拡散領域と
、前記半導体基板上にゲート絶縁膜を介して形成された
、前記溝と垂直に交差する複数のゲート電極と、を具備
するＭＯＳ型読み出し専用半導体記憶装置。 - （２）前記溝の両側に設けられた前記拡散領域がそれぞ
れ当該溝に対し自己整合的に形成されている請求項１記
載のＭＯＳ型読み出し専用半導体記憶装置。 - （３）前記複数本の溝のいずれか一方の側に配置された
拡散領域は同一の金属配線に共通に接続されている請求
項１または２記載のＭＯＳ型読み出し専用半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228877A JP2596198B2 (ja) | 1990-08-30 | 1990-08-30 | Ｍｏｓ型読み出し専用半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228877A JP2596198B2 (ja) | 1990-08-30 | 1990-08-30 | Ｍｏｓ型読み出し専用半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04109670A true JPH04109670A (ja) | 1992-04-10 |
| JP2596198B2 JP2596198B2 (ja) | 1997-04-02 |
Family
ID=16883263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2228877A Expired - Fee Related JP2596198B2 (ja) | 1990-08-30 | 1990-08-30 | Ｍｏｓ型読み出し専用半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2596198B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365944B1 (en) | 1998-03-24 | 2002-04-02 | Infineon Technologies Ag | Memory cell configuration and method for fabricating it |
-
1990
- 1990-08-30 JP JP2228877A patent/JP2596198B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6365944B1 (en) | 1998-03-24 | 2002-04-02 | Infineon Technologies Ag | Memory cell configuration and method for fabricating it |
| US6534362B2 (en) | 1998-03-24 | 2003-03-18 | Infineon Technologies Ag | Method for fabricating a memory cell configuration |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2596198B2 (ja) | 1997-04-02 |
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