JPH04109779A - テレテキストデコーダのメモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明はテレテキスト受信装置において、特にマルチ
ページメモリを用いて複数のページデータを受信し処理
するのに有効なテレテキストデコーダのメモリ制御装置
に関する。

（従来の技術） 近年、イギリス方式のテレテキスト受信装置（ＵＫテレ
テキストと称される）においては、複数のベージデータ
を記憶し処理できるデコーダが普及している。これは、
メモリの大容量化とビット単位における価格の低下のた
めに、大容量メモリを使用しやすくなったことによる。

ＵＫテレテキスト方式では、文字と図形により構成され
るページ情報伝送が行われ、この情報はビデオ信号の垂
直帰線期間の未使用のラインに重畳されて伝送されてく
る。

テレテキストデータが重畳されているラインのデータパ
ケットは、同期符号としてのビット同期部とバイト同期
部を含む。１つのページは、複数の行で構成され、１ラ
インのデータパケットが行に対応する。またデータパケ
ットには、ページの集まりを区別するマガジン番号と行
アドレスが含まれる。さらに１つのページには、行アド
レス０のページヘッダが含まれ、ページヘッダにはペー
ジ番号とページをさらに区別するサブコードが含まれる
。

第６図はテレテキスト受信装置の構成ブロックを示して
いる。

入力端子ＩＮにはビデオ信号が導入され、同期分離回路
１００とデータ再生回路３００に供給される。同期分離
回路１００では複合同期信号が分離導出され、取込みタ
イミング発生器２００に供給される。取込みタイミング
発生器２００は、垂直帰線期間に重畳されているデータ
パケットが到来するタイミングで、データ再生回路３０
０に対してタイミングパルスを与える。データ再生回路
３００は、テレテキストデータＴＤＴとサンプル用クロ
ックＴＣＫを再生し、データ取込み回路４００に供給す
る。データ取込み回路４００は、サンプル用クロックＴ
ＣＫを利用して、シリアル入力されたテレテキストデー
タのバイト同期をとり、バイトデータとそのアドレスを
出力する。バイトデータとアドレスとは、メモリインタ
ーフェース７００を介してマルチページメモリ８００に
供給される。これによりマルチページメモリ８００には
、テレテキストデータが格納されることになる。

表示タイミング発生器５００は、取込みタイミング発生
器２００からのタイミングパルスに同期して表示のため
の表示クロックや各種表示タイミングパルスを出力し、
表示制御回路６００に与える。

表示制御回路６００は、表示アドレスをメモリインター
フェース７００を介してマルチページメモリ８００に与
え、マルチページメモリ８００から読み出された表示デ
ータを出力端子ＯＵＴに導出する。

マイクロコンピュータ９５０は、インターフェース９０
０を介してシステムのデータ取込みモードを制御するこ
とができる。即ち、マルチページメモリ８００に対する
読出し書込み指定、データ取込み回路４００に対して取
込みページの指定などを行うことができる。

第７図は、データ取込み回路４００を具体的に示すブロ
ック図である。

入力端子４０１にはテレテキストデータＴＤＴ。

入力端子４０２にはサンプル用クロックＴＣＫが供給さ
れ、シフトレジスタ４０３に導入される。

シフトレジスタ４０３は、シリアルのテレテキストデー
タＴＤＴをサンプル用クロックＴＣＴにより取込み、並
列に直し、バイト同期パルス発生器４０４およびデータ
ラッチ回路４０５に供給する。

バイト同期パルス発生器４０４は、シフトレジスタ４０
３の出力データの中からバイト同期符号を検出して、バ
イト同期パルスを発生する。このバイト同期パルスは、
ラッチパルスとしてデータラッチ回路４０４に供給され
る。これによりデータラッチ回路４０５は、バイト単位
でデータを取出すことができる。

バイト同期パルス発生器４０４は、バイト同期符号を検
出するが、このバイト同期符号は、ブタパケット内の所
定の位置で検出される。従って、このバイト同期符号に
対応するバイトデータがメモリに格納されるべき列は予
め決まっている。そこで、バイト同期パルス発生器４０
４で発生されるタイミングパルスは、メモリ列アドレス
発生器４０６にも入力される。そして列アドレスは、出
力端子４０７に導出される。

一方、データラッチ回路４０５の出力データは、エラー
検出及び訂正回路４０８に入力され、エラー訂正が行わ
れる。エラー検出及び訂正回路４０８の出力データは、
受信ページデータ検出器４、０９及びメモリ行アドレス
発生器４１０に入力される。

メモリ行アドレス発生器４１０は、データに含まれる行
アドレスを検出して、行アドレスを発生し、出力端子４
０７に出力する。受信ページデータ検出器４０９は、デ
ータに含まれるページブタを抽出してページ比較器４１
１に入力する。ページ比較器４１１は、ページ指定レジ
スタ４１２で指定されているページ指定データと、受信
したページデータとの比較を行い、一致した場合には、
ページ指定データをメモリページアドレス発生器４１４
に供給する。ページ指定データは、マイクロコンピュー
タ９５０により出力されており、入力端子４１３を介し
てページ指定レジスタ４１２に格納されている。ページ
指定データは、マガジン番号とページ番号あるはマガジ
ン番号とページ番号とサブコードで与えられる。

上記メモリページアドレス発生器４１４で発生されたペ
ージアドレスも出力端子４０７に導出される。

これにより、出力端子４０７にはマルチページメモリ８
００に対するアドレスとして、ページ、行、列のアドレ
スが出力されたことになる。上記のアドレス発生処理に
は時間がかかるので、格納すべきデータは、エラー検出
及び訂正回路４０８、から出力されたのち遅延回路４１
５で時間調整され、出力端子４１６に導出される。これ
によって、出力端子４１６には、格納すべきデータが準
備されたことになる。

ところで、テレテキストシステムにおいては、多数のペ
ージが伝送されるようになっている。

また受信システムとしても、複数のページのデータを取
込むことができるように構成されている。

この場合、受信ページデータと、ページ指定データを比
較するための比較部が複数並列に設けられる。第７図の
例であると、０〜７の８個の比較部が並列に設けられて
いる。これに対応してページ指定レジスタ４１２にも８
個のページ指定データを格納することができる。

このようにすると、８種類のページのデータをそれぞれ
マルチページメモリ８００の各対応するページに格納す
ることができる。

複数のページのデータを取込むのは、１つのページの表
示が終り、次のページを指定したときに、そのページの
データを直ぐに表示できるようにするためである。つま
り、１つのページのデータ取込みが完了するには、多数
のページが伝送されている中から特定のページのデータ
を抽出してメモリに格納しなければならないので、待ち
時間が長くなる。そこで、複数のページのデータを取込
んでおき、表示するページを切換えたときに、次のペー
ジのデータを準備しておくようにしている。

しかしながら、テレテキストシステムにおいては、ペー
ジ数は多くなる傾向にある。また、マルチページメモリ
も大容量化して多数のページを記憶できるように開発さ
れる傾向にある。

そこで、ページ比較機能を拡大し、多数のページをメモ
リに準備できるようにすることが考えられる。しかしな
がら、従来のシステムであると、ページ比較のためのペ
ージ比較器４１１、ページ指定レジスタ４１２の規模が
それだけ大きくなり回路規模の増大を招くことになる。

また、ページ数が増設された場合は、ページ比較器４１
１、ページ指定レジスタ４１２の規模を変更しなけれな
い。

（発明が解決しようとする課題） 上記したように従来のテレテキストデコーダにおけるメ
モリ制御装置では、伝送されてくるページ数が増えると
回路規模（ページ比較器及びページ指定レジスタ）を大
きくしなければならい構成であるが、回路規模の拡大に
は限度がある。そして、また、マルチページメモリの容
量が拡大され、記憶ページ数に余裕ができた場合でも回
路の拡張性に劣るという問題がある。

そこでこの発明は、マルチページメモリの容量拡大に応
じて、回路構成及び規模を変更することなくマルチペー
ジの取込みが可能で、拡張性があるテレテキストデコー
ダのメモリ制御装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は、受信したテレテキストデータを一旦格納す
るバッファ領域と、各ページメモリの一部領域に予めペ
ージ指定データを格納可能な領域とを持ち複数のページ
を記憶可能な容量のマルチページメモリと、前記バッフ
ァ領域に受信データを格納するためのアドレスを発生す
るアドレス発生手段と、前記アドレス発生手段によって
発生するアドレスに受信データを書込む手段と、前記バ
ッファ領域から一旦格納した受信データを読み出す手段
と、前記読み出された受信データから受信ベージデータ
を検出する手段と、各ページメモリの前記一部類域に予
め記憶されたページ指定データを読み出す手段と、読み
出された前記ページ指定データを前記受信ページ指定デ
ータと比較する比較手段と、前記比較手段の比較結果に
より前記受信データを格納すべき前記マルチページメモ
リのページを指定するページアドレスを発生する手段と
、前記ページアドレスにより指定されたページメモリへ
前記バッファ領域に一旦格納されている受信データを転
送する手段とを備えるものである。

（作用） 上記の手段によると、マルチページメモリに予めページ
指定データが格納されており、このメモリを除く回路は
、ページ指定データと一致する受信ページデータが到来
すれば自動的に当該ページの受信データを該当するペー
ジメモリに格納できるようになされている。よって、マ
ルチページメモリのページ数が拡大しても、マルチペー
ジメモリ以外の回路の修正は不要であり、回路構成及び
規模を変更することなくマルチページの取込みが可能で
、拡張性がある。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例であり、第２図はテレテキ
ストデータが重畳されているビデオ信号の垂直帰線期間
を拡大して示している。

まずこの実施例の考え方から説明する。テレテキストデ
ータは、この実施例では、垂直帰線期間の第１５ライン
〜第１８ラインの４ラインに重畳されているものとする
（第２図参照）。

第３図（Ａ）は、マルチページメモリのフォーマットの
例を示している。

マルチページメモリは０列から３９列を有し、まずａＯ
行から８３行のすべてがバッファ領域として確保されて
いる。さらに、各ページメモリ（０〜ｎページ）の０行
から２３行は、取込むべきデータ領域として確保されて
いる。また、各ページメモリ（０〜ｎページ）−の２４
行目で０〜７列には、受信ページ指定データ領域が確保
されている。

受信ページ指定データ領域は、第３図（Ｂ）に示される
ように、マイクロコンピュータにより入力されるデータ
（マガジン番号、ページ番号、サブコード）の格納部分
と、ページ指定データと受信ベージデータとが一致する
か否かを示す比較結果を格納する部分が確保されている
。

第１図に戻って説明する。

入力端子５０１にはデータ再生回路からのテレテキスト
データＴＤＴ、入力端子５０２にはサンプル用クロック
が導入される。このテレテキストデータＴＤＴ及びサン
プル用クロックＴＣＫはシフトレジスタ５０３に導入さ
れる。シフトレジスタ５０３は、シリアルのテレテキス
トデータＴＤＴをサンプル用クロックＴＣＴにより取込
み、並列に直し、バイト同期パルス発生器５０４および
データラッチ回路５０５に供給する。バイト同期パルス
発生器５０４は、シフトレジスタ５０３の出力データの
中からバイト同期符号を検出して、バイト同期パルスを
発生する。このバイト同期ノ（ルスは、ラッチパルスと
してデータラッチ回路５０４に供給される。これにより
データラッチ回路５０５は、バイト単位でデータを取出
すことができる。

バイト同期パルス発生器５０４は、バイト同期符号を検
出しそのタイミングパルスを、バッフ７領域列アドレス
発生器５０６に供給する。

バイト同期符号は、データパケット内の所定の位置で検
出される。従って、このバイト同期符号に対応するバイ
トデータがメモリに格納されるべき列は予め決まってい
る。そこで、バッファ領域列アドレス発生器５０６は、
取り込みタイミング発生器５０９からのタイミングパル
スに基づいて、列アドレスの内容を決定し、バイト同期
符号の検出パルスが入力したときに、列アドレスを発生
してバッファ領域アドレス制御回路５１０に入力する。

このバッファ領域アドレス制御回路５１０には、バッフ
ァ領域行アドレス発生器５０７からの行アドレスも入力
されている。バッファ領域行アドレス発生器５０７は、
取込みタイミング発生器５０９からのライン情報を検出
して、第１５ラインのデータパケットが処理されている
ときは、バッファ領域の行ａＯ１第１６ラインのデータ
パケットが処理されているときは行ａ１というように、
行アドレスを決定して、バッファ領域アドレス制御回路
５１０に行アドレスを入力している。

バッファ領域アドレス制御回路５１０からのアドレスは
、スイッチ５１１を介して出力端子５１２に出力される
。この出力端子５１２は、マルチページメモリのアドレ
ス入力端子に接続されている。

一方、データラッチ回路５０５にラッチされたデータは
、スイッチ５１３を介して出力端子５１４に導出される
。この出力端子５１４は、マルチページメモリのデータ
入力端子に接続されている。

上記のように、垂直帰線期間の４ライン分のデータパケ
ットに含まれる取込むべきデータは、まず次々とバッフ
ァ領域に格納される。従って、この垂直帰線期間の第１
５〜第１８ラインの期間は、スイッチ５１３と５１１は
、図示のようにマイクロコンピュータにより制御される
。あるいは取込みタイミング発生器５０９からのタイミ
ングパルスにより制御される。取込みタイミング発生器
５０９は、入力端子５０８に供給される同期分離回路か
らの複合同期信号に同期して、つまり受信ビデオ信号に
同期して各種のタイミングパルスを発生している。

テレテキストシステムにおけるデータパケットは、上記
のように垂直帰線期間の４ラインに繰り返して重畳され
て到来するので、次の垂直帰線期間までには時間の余裕
がある。

そこで、第４図に示すように、各ラインからバッファ領
域に取込んだ取込むべきデータを処理する期間を時分割
で割り当てることができる。

次に、バッファ領域にバイト単位で取込んだデータを処
理する機能について説明する。この処理機能は、取込ん
だデータを、格納すべき対応するページメモリへ振り分
け、記憶し直す機能である。

第５図には、第１５ラインの処理期間をさらに細かく示
している。この期間には、バッファ領域の読出し期間と
、バッファ領域から読み出された取込むべきデータのう
ちの受信ベージデータと各ページメモリに格納されてい
るページ指定データとの比較期間と、この比較期間にお
いて受信ページデータとページ指定データが一致したと
きに対応するページメモリへ取込むべきデータを転送す
る転送期間とが設定されている。

まず、バッファ領域読出し期間では、行ａＯのアドレス
がバッファ領域アドレス制御部５１０がら出力され、ス
イッチ５１１を介してページメモリに供給される。する
と、ページメモリからは、°バッファ領域に格納されて
いる行ａＯの取込むべきデータが読み出され、入力端子
６１１を介して受信エラー検出及び訂正回路６１２に入
力される。

ここで誤り訂正された取込むべきデータに含まれる受信
ベージデータ（マガジン番号、ページ番号、サブコード
）は、受信ページデータ検出及び保持回路６１３に人力
されて保持される。また、取込むべきデータに含まれる
行アドレスも行アドレス発生部６１４に入力され保持さ
れる。

従って、バッファ領域のアクセス中は、再度バッファ領
域列アドレス発生器５０６、列アドレス発生器５０７の
アドレスが利用される。

次に、各ページメモリの第２４行に格納されているペー
ジ指定データの読出しが開始される。

このときの列アドレスは、取込みタイミング発生器５０
９からのタイミングパルスに基づいて、列アドレス発生
器６２１により発生する。列アドレスは、アドレス制御
部６２２にて行アドレス（行アドレスは決まっている）
を付加されて、スイッチ６２３．５１１を介して出力さ
れる。

またページアドレスは、ページアドレス発生器６２４か
ら発生される。このページアドレス発生器６２４では、
列アドレスが０から７に進む毎にページアドレスを更新
可能となり、後述する比較器６１５からの不一致出力が
得られたときにページアドレスを更新し、０〜ｎページ
までのページアドレスを更新することができる。

このアドレス指定により読み出されたページ指定データ
は、入力端子６１１を介してページ比較器６１５の一方
に入力される。

ページ比較器６１５の他方には、先に読出したａＯ行の
受信ページデータが与えられている。ここでの比較の結
果得られる一致、不一致情報は、スイッチ６１６．５１
３を介してデータ出力端子５１４に出力され、現在指定
されているページ指定データのページ比較結果のビット
に“１”または“０“とじて記録される。比較結果が不
一致であった場合、ページアドレス発生器６２４は、次
のページアドレスを発生し、次のページのページ指定デ
ータをアクセスする。これにより、比較器６１５には、
次のページのページ指定データが入力される。

ここで、比較器６１５から一致情報が得られると、この
ことは、第１５ラインの取込むべきデータは、現在指定
されているページに書き込まれるべきデータであること
を判定したことになる。

このときは、ページアドレス発生器６２４のページアド
レス更新が停止され現在のページアドレスが保持される
。

この状態で、システムは第５図の転送期間に移行する。

このときは、行アドレス発生器６１４から、行アドレス
が出力され、バッファ領域列アドレス発生器５０６から
の列アドレスと合成される。そしてこの行列アドレスは
、スイッチ６２３を介してページアドレスに付加されて
転送先アドレス指定備される。

次に・再度バッファ領域の行ａＯの取込むべきデータが
読み出され、受信エラー検出及び訂正回路４３０で訂正
されて、スイッチ６１６．５１３を介して書き込み準備
状態となる（なお、この取込むべきデータは、先に一度
読み出しているのであるから、レジスタに格納して準備
しておいてもよい）。この状態でスイッチ５１１は、転
送先アドレスを出力端子５１２に出力する。これにより
、第１５ラインの取込むべきデータは、本来格納すべき
目的のページのアドレスに記憶されることになる。

この第１５ラインのデータ処理が終わると、第４図に示
すように第１６ラインのデータに対するデータ処理が開
始される。

上記した実施例によると、マルチページメモリに対して
予めページ指定データを格納し、受信ページデータを含
むテレテキストデータを一部バッファ領域に格納してい
る。そして、各ラインの受信ページデータとページ指定
データを順次比較して、一致する場合に当該ラインの取
込むべきデータを対応するページメモリに書き込むよう
にしている。

このようなシステムであると、マルチページメモリの規
模が拡大され、記憶できるページ数が増えても、アドレ
ス及びデータ処理側の回路を変更する必要がない。なお
、マルチページメモリへページ指定データを書き込むた
めの処理は、マイクロコンピュータにより行うことがで
き、希望のページ指定データを任意のページ数書き込ん
でおくことができる。マルチページメモリへ書き込むペ
ージ指定データを、別のページ指定データとして変更す
る、あるいは入れ替えることもできるので、特定のペー
ジメモリにエラーが生じゃすい場合は、使用ページを変
更することも可能である。

［発明の効果］ 以上説明したようにこの発明によれば、マルチベーンメ
モリの容量拡大に応じて、回路構成及び規模を変更する
ことなくマルチページの取込みが可能で、拡張性がある
ものとすることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
はテレテキストデータの重畳ラインの説明図、第３図は
この発明に係わるマルチページメモリのフォーマット説
明図、第４図及び第５図はこの発明のシステムの動作を
説明するために動作期間の配分例を示す説明図、第６図
はテレテキストデコーダを説明するために示したブロッ
ク図、第７図は従来のメモリ制御装置を示すブロック図
である。 ５０３・・・シフトレジスタ、５０４・・・バイト同期
パルス発生器、５０５・・・データラッチ回路、５０６
・・・列アドレス発生器、５０７・・・行アドレス発生
器、５０９・・・取込みタイミング発生器、５１０・・
・バッファ領域アドレス制御回路、６１２・・・受信エ
ラー検出及び訂正回路、６１３・・・受信ページデータ
検出及び保持回路、６１４・・・行アドレス発生器、６
１５・・・比較器、６２１・・・行アドレス発生器、６
２２・・・ページ指定アドレス制御回路、６２４・・・
ページアドレス発生器、５１１．５１３．６１６．６２
３・・・スイッチ。 出願人代理人　弁理士　鈴江武彦 ＴＩ／ライン 第４ 図

Claims (1)

1. 【特許請求の範囲】 受信したテレテキストデータを一旦格納するバッファ領
   域と、各ページメモリの一部領域に予めページ指定デー
   タを格納可能な領域とを持ち複数のページを記憶可能な
   容量のマルチページメモリと、 前記バッファ領域に受信データを格納するためのアドレ
   スを発生するアドレス発生手段と、前記アドレス発生手
   段によって発生するアドレスに受信データを書込む手段
   と、 前記バッファ領域から一旦格納した受信データを読み出
   す手段と、 前記読み出された受信データから受信ページデータを検
   出する手段と、 前記各ページメモリの前記一部領域に予め記憶されたペ
   ージ指定データを読み出す手段と、読み出された前記ペ
   ージ指定データを前記受信ページ指定データと比較する
   比較手段と、 前記比較手段の比較結果により前記受信データを格納す
   べき前記マルチページメモリのページを指定するページ
   アドレスを発生する手段と、前記ページアドレスにより
   指定されたページメモリへ前記バッファ領域に一旦格納
   されている受信データを転送する手段とを具備したこと
   を特徴とするテレテキストデコーダのメモリ制御装置。