JPH04111463A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体記憶装置の一種であるトランジスタ６素
子によって構成されるＳＲＡＭメモリセルの構造と製法
に関するものである。

（従来の技術） 第２図（、）は、６素子Ｔｒ　２１〜Ｔｒ　２６すべて
にエンハンスメンｌ−ＭＯＳ　）ランジスタを用いた従
来の第１の例のＳＲＡＭのメモリセルの等価回路図であ
る。

負荷素子および能動素子共にエンハンスメントＭＯ８）
ランジスタを用いたインバータの出力！１Ｌ１１状態、
“Ｈ”状態は、第２図（ｂ）のように各々のトランジス
タの電圧−電流特性から求められる。

”Ｌ”状態では負荷素子として用いたトランジスタのＴ
ｒ２１　＋　Ｔｒ２□ゲート幅、ゲート長で決まる電流
が流れるため、消費電力を小さくするためには、負荷素
子のゲート幅を小さく、ゲート長を大きくしなければな
らず、メモリセルの面積が大きくなる。

第３図は、負荷素子として高抵抗Ｒ５１，Ｒ５２を用い
た従来の第２の例のＳＲＡＭのメモリセルの等価回路図
（、）と、インバータの動作説明図（ｂ）である。抵抗
素子Ｒ３１＃　Ｒ５□を能動素子Ｔｒ　５　ｓ〜Ｔｒ　
５６の上に積み上げて、作成する・ことで、メモリセル
の面積増加を伴わないで低消費電力化を図ることができ
る。

（発明が解決しようとする課題） エンハンスメント形のメモリセルは、前述したように負
荷素子となるトランジスタを大きくしなけれは低消費電
力とならず、高集積・大容量のＳＲＡＭメモリを作成す
ることは困難である。

又、高抵抗負荷のメモリセルは、公知のように高集積・
大容量のＳＲＡＭメモリに一般的に用いられているが、
抵抗素子を能動素子（トランジスタ）の上に形成するた
め、製造工程が複雑となり、製造ＴＡＴ　（工程終了時
間）増加、歩留りの低下の原因となる。

（課題を解決するだめの手段） 本発明は前述の課題を解決するため、６素子ＳＲＡＭメ
モリセルにおいて、負荷素子を、素子分離領域に局所的
に形成された、しきい値電圧の低い寄生ＭＯ３）ランジ
スタを用いるようにしたものである。

更に、本発明は、半導体基板上に、選択酸化法により、
厚い素子分離酸化膜を形成する工程と、素子分離酸化膜
上に、部分的に開孔部を持つレジスト・やターンを形成
する工程と、前記レジストをマスクとして、素子分離酸
化膜をエツチングし、膜厚を減少させる工程と、前記レ
ノストをマスクとして、半導体基板と逆導伝形の不純物
をイオン注入する工程により、デプレッション形の寄生
ＭＯＳ　ｌ−ランジスタを形成するようにしたものであ
る。

（作用） 前述したように、本発明では、６素子から成るＳＲＡＭ
メモリセルの負荷素子に、素子分離領域に局所的に形成
された低しきい値電圧の寄生ＭＯｓトランジスタを用い
るようにし、さらにその製造方法においても、従来のＭ
ＯＳトランジスタ製造工程に。

レジストパターニング工程、エツチング工程、イオン打
込み工程各１回を追加するだけですみ、短ＴＡＴでしか
も、低消費電力、高集積ＳＲＡＭメモリが実現できる。

（実施例） 第１図は、本発明によるＳＲＡＭメモリセルの等価回路
図である。従来、エンハンスメント形トランジスタや、
高抵抗を用いていた負荷素子に、ゲート電極が電源ライ
ンに接続された、しきい値電圧の低い寄生ＭＯＳトラン
ジスタＴｒ　１１　ｔ　Ｔｒ　１２を使用している。

ＭＯＳ　！−ランゾスタの電流値工。は、ドレイン、デ
ートの電圧が決まっている場合 の関係にある。ここで、μは電荷の移動度、ε。工はゲ
ート酸化膜の誘電率、ｔｏｘはゲート酸化膜厚、Ｗ、Ｌ
はそれぞれＭＯＳ　）ランジスタのゲート幅、ゲート長
である。

通常、素子分離酸化膜厚は、駆動トランジスタのゲート
酸化膜厚の１０〜３０倍（例えば、ゲート酸化膜厚３０
０Ｘの場合、素子分離酸化膜厚は３０００〜９０００Ｘ
）に設定されるので、駆動トランジスタと同じデート酸
化膜厚を用いる負荷トランジスタに比べ、素子分離酸化
膜を用いた負荷トランジスタは、同じ大きさ（ＷとＬ）
で電流値が１／１０〜１／３０６るいは、同程度の電流
を流した場合、ゲート長りが１／１０〜１／３０と、低
消費電力、高集積化が図れる。

通常、寄生ＭＯ８）ランジスタは、その本来の目的から
、そのしきい値電圧は非常に大きい、例えば、素子分離
酸化膜厚５０００Ｘ、Ｐ形基板表面濃度５　Ｘ　１０　
　ｔｏｎｓ／ｃｒｎ　　で１６Ｖである。従って、負荷
素子として使用するためには、本来の素子分離領域と、
負荷素子領域を区別する必要がある。

第４図は、低しきい値電圧の寄生ＭＯＳトランジスタ領
域を形成する方法を、示している。

（ａ）　　Ｐ形のＳｔ基板４１上に公知の選択酸化技術
を用い素子分離酸化膜４２を例えば５０００Ｘ形成する
。

（ｂ）　　低しきい値電圧の寄生ＭＯ８）ランジスタを
形成する領域に開孔部を持つ、レジストパターン４３を
作成する。

（ｃ）前記レジストパターン４３をエッチンｆ−ｒスク
として、例えば５％希しゃくフッ酸（ＨＦ　）で酸化膜
４２をエツチングし、残膜を例えば２０００又とする。

前記のＰ形基板の表面濃度５×１０１６１０　ｎ　ｓ／
’２’ｆｆ＋−３の例を考えると、酸化膜厚を５０００
Ｘから２０００Ｘとすることで、しきい値電圧を１６、
Ｖから６．５ｖに下げることができる。

レジストパターン４３をマスクとして、（ｃ）で形成さ
れた、酸化膜厚の薄い領域に、Ｎ形不純物をイオン注入
する。例えば５１Ｐ＋を１５０〜３００ｋｅＶで５〜１
０　Ｘ　１０”　ｔｏｎｓ／２ｙ＋＋−２打ち込む。３
１Ｐ＋を２００　ｋｅＶ　、　７　Ｘ　Ｉ　Ｑ”　ｔｏ
ｎｓ／ｚ−２打ち込むとしきい値電圧を約６．５■下げ
ることができ、前記の例の場合しきい値電圧が約Ｏｖと
なる。

（ｄ）　　以下、公知の技術により、ケ゛−ト酸化膜、
デート電極、ソース／ドレイン拡散層を形成する。

（発明の効果） 以上、詳細に説明したように、本発明では、６素子から
成るＳＲＡＭメモリセルの負荷素子に、素子分離領域に
局所的に形成された低しきい値電圧の寄生ＭＯ３）ラン
ジスタを用いるように、さらにその製造方法においても
、従来のＭＯＳトランジスタ製造工程に、レジストパタ
ーニング工程、エツチング工程、イオン打込み工程各１
回を追加するだけですみ、短ＴＡＴでしかも、低消費電
力、高集積ＳＲＡＭメモリの製造が可能となる。

更に、追加される製造工程は、駆動トランジスタの製造
工程とはまったく独立に条件を設定できるので、メモリ
搭載形のゲートアレイやスタンダードセルＬＳＩなど高
機能ＬＳＩの実現も容易となる。

【図面の簡単な説明】

第１図は本発明の実施例の等価回路図、第２図は従来の
第１の例のＳＲＡＭメモリセル、第３図は従来の第２の
例のＳＲＡＭメモリセル、第４図は本発明の実施例の製
造工程図である。 Ｔｒ１１１Ｔｒ１２’４５　”’寄生ＭＯ８）ランジス
タ、Ｔｒ１３＋Ｔｒ１４．Ｘ４・・・駆動トランジスタ
、Ｔｒ　１５　ｒ　Ｔｒ　１６”’　）ランスファーゲ
ート、４１・・・Ｐ型Ｓｉ基板、４２・・・素子分離酸
化膜、４３・・・レジスト。 特許出願人　沖電気工業株式会社 （ｂ）イ〉バータ動イ果ｇ氾明圓 のＳＲＡＭメ（−）でＬ 図 Ｖｏ。 ■ （ｂ）イ〉バ°−タ中〃イ筆説明図 従来の第２のイ月。ＳＲＡＭメモヮロし図

Claims (2)

【特許請求の範囲】
1. （１）第１と第２のトランジスタのゲートとドレインが
   共に電源に接続され第１のトランジスタのソースが第３
   のトランジスタのドレイン、第４のトランジスタのゲー
   トと共に、第５のトランジスタを介して、第１のビット
   ラインに接続され、第２のトランジスタのソースが第４
   のトランジスタのドレイン、第３のトランジスタのゲー
   トと共に、第６のトランジスタを介して、第２のビット
   ラインに接続され、第３と第４のトランジスタのソース
   が共に接地電位に接続され、第５と第６のトランジスタ
   のゲートが同じワードラインに接続されてなる半導体記
   憶素子において、 前記第１と第２のトランジスタが、素子分離酸化膜をゲ
   ート酸化膜とし、局所的にしきい値電圧を小さくするよ
   う形成されたＭＯＳトランジスタであることを特徴とす
   る半導体記憶装置。
2. （２）半導体基板上に素子分離用酸化膜を形成する工程
   と、 前記素子分離用酸化膜上に局所的に素子領域を接続する
   ように開孔部をもつレジストパターンを形成する工程と
   、 前記レジストパターンをマスクとして、前記素子分離用
   酸化膜をエッチングし、膜厚を薄くする工程と、 前記レジストパターンをマスクとして、半導体基板と逆
   導電形の不純物をイオン注入する工程とを含むことを特
   徴とする半導体記憶装置の製造方法。