JPH04111469A - 薄膜トランジスタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、スイッチング回路として用いて好適な薄膜ト
ランジスタ回路に関する。

【従来の技術】及び

【発明が解決しようとする課題】

従来、バイポーラトランジスタを用いた種々のＮ膜トラ
ンジスタ回路が提案されている。 しかしながら、従来の薄膜トランジスタ回路の場合、オ
フ電流が十分小さいこととオン電流とオフ電流との比が
十分大きいこととの双方が、同時に十分満足していると
は言い得ないものであった。

【本発明の目的】

よって、本発明は、オフ電流が十分小さいこととオフ電
流とオフ電ｄｔとの比が十分大きいこととの双方を、同
時に、十分満足し得る、新規な薄膜トランジスタ回路を
提案せんとづるものである。

【課題を解決するための手段】

本願第１番目の発明による薄膜トランジスタ回路は、■
ｎ型不純物またはｐ型不純物のいずれも意図的に導入し
ていないか、十分低いｎ型の不純物濃度またはｐ型の不
純物濃度を有する半導体薄膜でなるチャンネル形成用領
域と、■上記チャンネル形成用領域を構成している崖脣
体薄膜に比し十分高いｎ型の不純物濃度またはｐ型の不
純物濃度を有する半導体薄膜でなり、且つ上記チャンネ
ル形成用領域に、異なる第１及び第２の位置においてそ
れぞれ連接しているソース領域及びドレイン領域と、■
上記チャンネル形成用領域上に、上記ソース領域及び上
記ドレイン領域間の領域と第１のゲート絶縁膜を介して
上記ソース領域側において局部的に対向して配されてい
る第１のゲート電極と、■上記ヂ１シンネル形成用領域
上に、上記ソース領域及び上記ドレイン領域間の上記第
１のゲート電極が対向していない領域と第２のゲート絶
縁膜を介して対向して配されている第２のゲート電極と
を有し、そして、■上記第１のゲート電極から、制御端
子が導出され、また、■上記第２のゲート電極が、ダイ
オードを介して上記制御端子に接続されている。 また、本願第２番目の発明による薄膜トランジスタ回路
は、本願第１番目の発明による薄膜トランジスタ回路に
おいて、第２のゲート電極が、上記ダイオードとは逆向
きの他のダイオードを介して上記ドレイン領域または上
記ソース領域に接続されている。 本願第３番目の発明による薄膜トランジスタ回路は、本
願第１番目の発明による薄膜トランジスタ回路において
、第２のゲート電極が、ダイオードを介して制御端子に
接続されているのに代え、ソース領域またはドレイン領
域に接続されていることを除いて、本願第１番［１の発
明による他校トランジスタ回路の場合と同様の構成を有
する。 本願第４番目の発明による薄膜トランジスタ回路は、本
願第１番目の発明にＪ：る薄膜トランジスタ回路におい
て、第２のゲート電極が、ダイオードを介して制御端子
に接続されているのに代え、容量素子を介して制御端子
に接続され且つダイオードを介してソース領域またはド
レイン領域に接続されていることを除いて、本願第１番
目の発明による薄膜トランジスタ回路の場合と同様の構
成を有する。 本願第５番目の発明による薄膜トランジスタ回路は、本
願第１番目の発明、本願第２番目の発明、本願第３番目
の発明または本願第４番目の発明による薄膜トランジス
タ回路において、上記第１のゲート絶縁膜と上記第２の
ゲート絶縁膜とが、上記第２のゲート電極下でみた閾値
電圧が、上記ドレイン領域及び上記ソース領域がｎ型の
不純物濃度を有する半導体薄膜でなるかｐ型の不純物濃
度を有する半導体薄膜でなるかに応じて上記第１のゲー
ト電極下でみた閾値電圧に比し低いまたは高い値で得ら
れるに十分な、互に異なる材料または厚さを有している
。 本願第６番目の発明による薄膜トランジスタ回路は、■
ｎ型不純物またはｎ型不純物のいずれも意図的に導入し
ていないか、十分低いｎ型の不純物濃度またはｐ型の不
純物濃度を有する半導体薄膜でなるチャンネル形成用領
域と、■上記チャンネル形成用領域を構成している半導
体薄膜に比し十分高いｎ型の不純物濃度またはｐ型の不
純物濃度を有する半導体薄膜でなり、且つ上記チャンネ
ル形成用領域に、異なる第１及び第２の位置においてそ
れぞれ連接しているソース領域及びドレイン領域と、■
上記チャンネル形成用領域上に、上記ソース領域及び上
記ドレイン領域間の領域と第１のゲート絶縁膜を介して
上記ソース領域側及び上記ドレイン領域側を残して局部
的に対向して配されている第１のゲート電極と、■上記
チャンネル形成用領域上に、上記ソース領域及び上記ド
レイン領域間の上記第１のゲート電極が対向していない
領域と第２及び第３のゲート絶縁膜をそれぞれ介して上
記ソース領域側及び上記ドレイン領域側においてそれぞ
れ対向して配されている第２及び第３のゲート電極とを
有し、そして、■上記第１のゲート電極から、制ｔ１１
端子が尋出され、また、■上記第２及び第３のゲート電
極が、ダイオードを介して上記制御端子に接続されてい
る。 本願第７番目の発明による薄膜トランジスタ回路は、本
願第６番目の発明による薄膜トランジスタ回路において
、第２及び第３のゲート電極が、上記ダイオードとは逆
向きの他のダイオードを介して上記ドレイン領域または
上記ソース領域に接続されている。 本願第８番目の発明による薄膜トランジスタ回路は、本
願第６番目の発明による薄膜トランジスタ回路において
、第２及び第３のゲート電極が、ダイオードを介して制
御端子に接続されているのに代え、ソース領域またはド
レイン領域に接続されていることを除いて、本願第６番
目の発明による薄膜トランジスタ回路の場合と同様の構
成を有する。 本願第９番目の発明による薄膜トランジスタ回路は、本
願第６番目の発明による薄膜トランジスタ回路において
、第２及び第３のゲート電極が、ダイオードを介して制
御端子に接続されているのに代え、容が素子を介して制
御端子に接続され且つダイオードを介してソース領域ま
たはドレイン領域に接続されていることを除いて、本願
第６番目の発明による薄膜トランジスタ回路の場合と同
様の構成を有する。 本願第１０番目の発明による薄膜トランジスタ回路は、
本願第６番目、本願第７番目、本願第８番目または本願
第９番目の発明によるｌｌｉ！トランジスタ回路におい
て、上記第１のゲート絶縁膜と、上記第２及び第３のゲ
ート絶縁膜とが、上記第２及び第３のゲート電極下でみ
た閾値電圧が、上記ドレイン領域及び上記ソース領域が
ｎ型の不純物濃度を有する半導体薄膜でなるかｐ型の不
純物濃度を有する半導体λマ膜でなるかに応じて上記第
１のゲート電極下でみた閾値電圧に比し低いまたは高い
値で得られるに十分な、互に異なる材料または厚さを有
している。

【実施例１】 次に、第１図を伴って本願第１番目の発明による薄膜ト
ランジスタ回路の実施例を原理的に述べよう。 第１図に示す本願第１番目の発明にょる薄膜トランジス
タ回路は、次に述べる構成を有する。 すなわち、ｎ型不純物またはｎ型不純物のいずれも意図
的に導入していないか、十分低いｎ型の不純物濃度また
はｐ型の不純物濃度を有する半導体Ｆ＃ＥＩでなるチャ
ンネル形成用領域１を有する。 また、チャンネル形成用領域１を構成してぃる半導体薄
膜に比し十分高いｎ型の不純物濃度を有する半導体薄膜
でなり、且つチャンネル形成用領域１に、異なる第１及
び第２の位置においてそれぞれ連接しているソース領域
２及びドレイン領域３を有する。 この場合、ソース領域２及びドレイン領１ｉｉ！３は、
上述したチャンネル形成用領Ｉｊ！１になる多結晶シリ
コンのような多結晶半導体でなる厚薄膜内へのｎ型不純
物の導入によって互に異なる位置（図の場合、薄膜の相
対向する側縁側）に形成された不純物導入領域でなるも
のとし得、また、これに応じて、チャンネル形成用領域
１は、原薄膜の上述した不純物導入領域間の領域でなる
ものとし得る。また、上述したチャンネル形成用領域１
を構成している半導体薄膜は、多結晶シリコンのような
多結晶半導体でなるものとし得、一方、ソース領域２及
びドレイン領域３を構成している半導体薄膜は、チャン
ネル形成用領域を構成している半導体Ｎ膜とは別体に形
成されたものとし得、そして、微結晶シリコンのような
微結晶半導体、多結晶シリコンのような多結晶半導体ま
たはアモルファスシリコンのようなアモルファス半導体
でなるものとし得る。 さらに、上述したチャンネル形成用領域１の主面上に、
ソース領域２及びドレイン領域３間の領域と第１のゲー
ト絶縁膜４１を介してソース領域２側において局部的に
対向して配されている第１のゲート電極５１と、チャン
ネル形成用領域１の第１のゲート電極５１が配されてい
る側と同じ主面上に、ソース領域２及びドレイン領ｂｌ
ｔ３間の第１のゲート電極５１が対向していない領域と
第２のゲート絶縁膜４２を介して対向して配されている
第２のゲート電極５２とを有する。 この場合、第１のゲート絶縁膜４１及び第２のゲート絶
縁膜４２は、互に連接し、ソース領域２及びドレイン領
域３間に、それらのほぼ全域を覆うように延長している
。 また、ソース領域２及びドレイン領域３から＊Ｋｉ！接
続端子６及び７がそれぞれ導出されている。 さらに、第１のゲート電極５１から、制御端子８が導出
されている。 また、第２のゲート電極５２が、逆向きのダイオード１
０を介して制ｔｉｎ端子８に接続されている。 また、第１のゲート絶縁膜４１と第２のゲート絶縁膜４
２とが、互に同じ例えばｓｈｏ、、でなる。 以上が、本願第１番目の発明による薄膜トランジスタ回
路の実施例の原理的な構成である。 このような構成を有する本願第１番目の発明による薄膜
トランジスタ回路の実施例の原理的な構成によれば、次
に述べる作用効果が得られる。 すなわち、ソース領域２及びドレイン領域３からそれぞ
れ導出されている電源接続端子６及び７間に、ソース領
域２及びドレイン領域３がｎ型の不純物濃度を有するの
に対応して、図示のように、ドレイン領域３から導出さ
れている電源接続端子７側を正とする電源１２を、負荷
１３を通じて接続し、また、第１のゲート電極５１及び
ソース領域２からそれぞれ導出されている制御端子８及
び電源接続端子６間に、制御電圧源１４を接続している
状態で、制御電圧源１７１から、ソース領域２から導出
されている電源接続端子６を基準として、正の制御電圧
を印加すれば、その正の制ｔＩＩ電圧が第１のゲート電
極５１に印加されるとともに、ダイオード１０を介して
第２のゲート電極５２にも印加されるので、チャンネル
形成用領域１内に、第１のゲート電極５１下において、
第１のゲート絶縁膜４１側から第１のゲート絶縁膜４１
側とは反対側に拡がり且つソース領域２に連接している
ｎ型の第１のチャンネル層１０１が形成されるとともに
、第２のゲート電極５２下において、第２のゲート絶縁
膜４２側から第２のゲート絶縁膜４２側とは反対側に拡
がり且つドレイン領域３及び第１のチャンネル層１０１
と連接しているｎ型の第２のチャンネル層１０２が形成
されるので、ソース領域２及びドレイン領ｉａ３間がオ
ン状態になり、よって、負荷１３への電［１２からの電
流の供給状態が得られる。　また、このような状態から
、制御端子８に、制御電圧源１４から、ソース領１ｉ１
２から導出されている電源接続端子６を基準として、負
の制御１１電圧を印加すれば、その負の制御ＩＩ雷電圧
、第１のゲート電極５１に印加されるので、チャンネル
形成用領域１内に、第１のゲート電極５１下において、
第１のゲート絶縁膜４．１側から第１のゲート絶縁膜４
１側とは反対側に拡がり且つドレイン領域３に連接して
いるｐ型の第３のチャンネル層１０３が形成され、しか
しながら、この場合、制御端子８に印加される負の制ｉ
［Ｉ電圧は、制御端子８がダイオード１０を介して第２
のゲート電極５２に接続されていても、ダイオード１０
がこの場合の制ｔｌｌ圧に対して逆極性であるので、第
２のゲート電極５２に印加されないので、第２のゲート
電？４ｉ５２下において、第２のゲート絶縁膜４２側か
ら第２のゲート絶縁膜４２側とは反対側に拡がっている
ｎ型の第２のチャンネル層１０２が形成されている状態
を保っているので、ｐ型の第３のチャンネル層１０３と
ｎ型の第２のチャンネル層１０２との間に電源６に対し
て逆極性のｐｎ接合が形成される。 このため、ソース領域２及びドレイン領域３間が、オン
状態からオフ状態に転換し、よって、いままで負荷１３
への電源１２からの電流の供給状態が、断の状態になる
。 従って、第１図に示す本願第１番目の発明による薄膜ト
ランジスタ回路によれば、スイッチング回路としての機
能を呈し、よって、スイッチング回路として用いて好適
である。 また、第１図に示す本願第１番目の発明によるＩＦ！ト
ランジスタ回路の場合、上述したように、ソース領域２
及びドレイン領域３間からそれぞれ導出されている電源
接続端子６及び７に、ドレイン領域３から導出されてい
る電源接続端子８側を正とする電源１２を負荷１３を介
して接続している状態で、制御端子８に、制ｔＩｌ電圧
源１４から、ソース領域２から導出されている電源接続
端子６を基準として、正の制ｎ電圧を印加している状態
から、制御端子８に、制ｔｌｌｌ電圧源１４から、ソー
ス領域２から導出されている電源接続端子６をＩ　０１
として、負の制御電圧を印加させれば、チャンネル形成
用領域１内に、第１のゲート絶縁膜４１下において、ｐ
型の第３のチャンネル層１０３が形成されることによっ
て、負荷７への電源６からの電流の供給状態が断の状態
になるが、このとき、チャンネル形成用領域１内に、第
２のゲート絶縁膜４２下において、ｎ型の第２のチャン
ネル層１０２が形成されている状態にあり、そして、そ
れらチャンネル層１０３及び１０２間に電源１３に対し
て逆極性のｐｎ接合が形成されているので、チャンネル
形成用領域１に、第２のゲート絶縁膜４２においてｎ型
のチャンネル層１０２が形成されていない状態にある場
合に比し、オフ電流が格段的に小さい。 よって、第１図に示す本願第１岳目の発明による薄膜ト
ランジスタ回路の場合、オフ電流が」−９小さいことと
、オン電流とオフ電流との比が大きいこととの双方を、
同時に十分満足する。

【実施例２１ 次に、第２図を伴って、本願第２番目の発明による薄膜
トランジスク回路の実施例を述べよう。 第２図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。 第２図に示す本願第２番目の発明による薄膜１−ランジ
スタ回路は、第２のゲート電極５２が、逆向きの他のダ
イオード２０を介して、ドレイン領域３にも接続されて
いることを除いて、第１図で上述した本願第１番目の発
明による薄膜トランジスタ回路の実施例の場合と同様の
構成を有する。 このような本願第２番目の発明による薄膜トランジスタ
回路の実施例の構成によれば、上述した事項を除いて、
第１図に示す本願第１番目の発明による薄膜トランジス
タ回路と同様の構成を有するので、詳細説明は省略する
が、オン時、制御端子８に印加される正の制御電圧にも
とずき、第１図に示す本願第１Ｓ目の発明による薄膜ト
ランジスタ回路の場合と同様に、チャンネル形成用領域
１の第１及び第２のゲート絶縁膜４１及び４２下にｎ型
の第１及び第２のチャンネルＫｒ１１０１及び１０２が
それぞれ形成されるが、オン時からオフ時になれば、第
２のゲート電極５２に、ドレイン領域３から導出されて
いる電源接続端子７に与えられる電圧がダイオード２０
を介して印加され、従って、電源１３の正の電圧が与え
られるので、オフ状態が長く続くことによって、オン状
態のときに形成されていたｎ型の第２のチャンネル病１
０２が消滅する場合でも、それに代え、チャンネル形成
用領域１の第２のゲート絶縁膜４２下に新たなｎ型の第
４のチャンネル層１０４が形成される。 従って、第１図に示す本願第１番目の発明による薄膜ト
ランジスタ回路の場合と同様の作用・効果が、オフ状態
が長い場合でも確実に冑られる。 【実施例３】 次に、第３図を伴って、本願第３番目の発明による薄膜
トランジスタ回路の実施例を述べよう。 第３図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。 第３図に示す本願第３番目の発明による薄膜トランジス
タ回路は、第２のゲート電ａｉ５２が、ダイオード１０
を介して制御端子８に接続されているのに代え、ドレイ
ン領域３に接続されていることを除いて、第１図で上述
した本願第１番目の発明による薄膜トランジスタ回路の
場合と同様の構成を有する。 このような本願第３Ｗ１目の発明による薄膜トランジス
タ回路の実施例の構成によれば、上述した事項を除いて
第１図に示す本願第１番目の発明による薄膜トランジス
タ回路と同様の構成を有するので、詳細説明は省略する
が、第２のゲート電極５２に、オン時であってもまたオ
フ時であっても、ドレイン領域３から電源接続端子７与
えらる電圧が与えられるので、オン時、制御端子８に印
加される正の制御Ｉ雷電圧もとずき、チャンネル形成用
領域１の第１のゲート絶縁膜４１下に、ｎ型の第１のチ
ャンネル層１０１が形成され、また、このとき、チャン
ネル形成用領域１の第２のゲート絶縁膜４２下に、次に
述べるオン時に形成されていたｎ型の第４のチャンネル
層１０４が形成されており、また、オフ時、制御端子８
に与えられる負の制御電圧にもとすき、チャンネル形成
用領域１の第１のゲート絶縁膜４１下に、ｐ型の第３の
チャンネル層が形成されるとともに、電源接続端子７に
印加される電源１３の正の電圧にもとずき、チャンネル
形成用領域１の第２のゲート絶縁ｇ１４２下に、ｎ型の
第４のチャンネル層が形成されるので、第２図で上述し
た本発明による薄膜トランジスタ回路の場合と同様の作
用・効果が得られる。

【実施例４】 次に、第４図を伴って、本願第４番目の発明による薄膜
トランジスタ回路の実施例を述べよう。 第４図において、第１図との対応部分には同一符号を付
して詳１ｌｌＩ説明を省略する。 第４図に示す本願第４番目の発明による薄膜トランジス
タ回路は、第２のゲート電極５１が、ダイオード１０を
介して制御端子８に接続されているのに代え、容！ａ素
子１５を介して制御端子８に接続され且つ逆向きのダイ
オード２０を介してドレイン領域３に接続されているこ
とを除いて、第１図で上述した本願第１番目の発明によ
る薄膜トランジスタ回路の場合と同様の構成を有する。 このような構成を有する本願第４番目の発明による′Ｎ
ＪＮ上膜ンジスタ回路の実施例によれば、上述した事項
を除いて、第１因に示す本願第１番目の発明による薄膜
トランジスタ回路と同様の構成を有するので、詳細説明
は省略するが、オン時、制御端子８に印加される正の制
御電圧にもどずき、チャンネル形成用領域１の第１のゲ
ート絶縁膜４１下にｎ型の第１のチャンネル層１０１が
形成されるとともに、第２のゲート電極５２に、容量素
子１５を介して正のパルス電圧が印加されるので、第２
のチャンネル層１０２が第１図で上述した本願第１番目
の発明による薄膜トランジスタ回路の場合に比し低い抵
抗を有して形成されるので、第１図で上述した本願第１
番目の発明による薄膜トランジスタ回路の場合に比し＾
いオン電流が得られる。 また、オフ時、制御端子８に印加される負の制ｉ電圧に
もとずき、チャンネル形成用領域１の第１のゲート絶縁
膜４１下にρ型のチャンネル層１０３が形成され、また
、このとき、第２のゲート電極５２に、容量素子１５を
介して負のパルス電圧が印加されるが、同じ第２のゲー
ト電極５２に第２図で上述した本願第２番目の発明によ
る薄膜トランジスタ回路の場合と同様に、電源１３の正
の電圧が印加されるので、チＮ・ンネル形成用領１ａ１
の第２のゲート絶縁膜４２下にｎ型のチャンネル層１０
４が形成されるので、第２図で上述した本願第１番目の
発明による薄膜トランジスタ回路の場合と同様の作用効
果がｔｑられる。

【実施例５】 次に、本願第５番目の発明による薄膜トランジスク回路
の実施例を述べよう。 本願第５番目の発明による薄膜トランジスタ回路は、図
示詳細説明は省略づるが、第１図、第２図、第３図また
は第４図に示す本願第１番目の発明、本願第２番目の発
明、本願第３番目の発明または本願第４番目の発明によ
る薄膜トランジスタ回路において、第１のゲート絶縁膜
４１と第２のゲート絶縁Ｐｉ１４２とが、第２のゲート
電極５２下でみた閾値電圧が、ドレイン領Ｖ１．３及び
ソース領域２がｎ型の不純物濃度を有する半導体ｉｔｑ
でなるのに応じて第１のゲート電極５１下でみた閾値電
圧に比し低い値で得られるに十分な、互に異なる材料ま
たは厚さを有している。 このような本願第５番目の発明による薄膜トランジスタ
回路によれば、上述した事項を除いて第１図、第２図、
第３図または第４図で上述した本願第１番目の発明、本
願第２番目の発明、本願第３番目の発明または本願第４
番目の発明による薄膜トランジスタ回路と同様の構成を
有するので、詳細説明は省略するが、オン時、チャンネ
ル形成用領域１の第２のゲート絶縁膜４２下に形成され
るｎ型のチャンネル層が、低い抵抗を有するものとして
形成されるので、第１図、第２図、第３図または第４図
で上述した本願第１番目の発明、本願第２番目の発明、
本願第３番目の発明及び本願第４番目の発明の場合に比
し高いオン電流が得られるとともに、オフ時も、チャン
ネル形成用領域１の第２のゲート絶縁膜４２下に形成さ
れるｎ型のチャンネル層が低い抵抗を有するものとして
形成されるので、第１図、第２図、第３図または第４図
で上述した本願第１番目の発明、本願第２番目の発明、
本願第３番目の発明及び本願第４番目の発明の場合に比
し低いオフ電流しか流れない。 従って、本願第５番目の発明による薄膜トランジスタ回
路の実施例によれば、第１図、第２図、第３図または第
４図で上述した本願第１番目の発明、本願第２番目の発
明、本願第３番目の発明または本願第４番目の発明によ
る薄膜トランジスタ回路の場合に比しよりオフ電流が小
さく、且つよりオン電流とオフ電流との比が大きい。

【実施例６】 次に、第５図を伴って本願第６番目の発明による薄膜ト
ランジスタ回路の実施例を述べよう。 第５図において、第１図との対応部分には同一符号を付
して１ｉｆｌｌｌ説明を省略する。 第５図に示す本願第６番目の発明による薄膜トランジス
タ回路は、チャンネル形成用領域１上に、ソース領域２
と第１のゲート電極５１との間の領域において、第３の
ゲート電極５３が、第３のゲート絶縁膜４３を介して介
挿され、そして、その第３のゲート電極５３が第２のゲ
ート電極５２とともに、逆向きのダイオード１０を介し
て、制御端子８に接続されていることを除いて、第１図
で上述した本願第１番目の発明によるＷＪＦ！トランジ
スタ回路と同様の構成を有する。 このような本願第６番目の発明による薄膜トランジスタ
回路によれば、上述した事項を除いて、本願第１番目の
発明による薄膜トランジスタ回路と同様の構成を有し、
ぞして、オン時及びオフ時において、チャンネル形成用
領域１の第３のゲート絶縁膜４３下に、チャンネル形成
用領域１の第２のゲート絶縁膜４２下に形成されるのと
同様のチャンネル層が形成されることが明らかであるの
で、詳細説明は省略するが、第１図で上述した本願第１
番目の発明による薄膜トランジスタ回路の場合と同様の
作用・効果が、電源接続端子６及び７間に負荷１３を通
じて接続している電源１２の極性を、電源接続端子６側
を正とする極性にしても同様に得られる。 ［実施例７１ 次に、第６図を伴って本願第７番目の発明による薄膜ト
ランジスタ回路の実施例を述べよう。 第６図において、第２図との対応部分には同一符号をイ
ラシて詳細説明を省略する。 第６図に示す本願第７番目の発明による薄膜ｉ〜ランジ
スタ回路は、チ１？ンネル形成用領Ｖｉ、１上に、ソー
ス領域２と第１のゲート電極５１との間の領域において
、第５図で上述した本願第６番目の発明の場合と同様に
、第３のゲート電極５３が、第３のゲート絶縁膜４３を
介して介挿され、しかしながら、その第３のゲート電極
５３が、第２のゲート電ＶｉＡ５２が逆向きのダイオー
ド１０を通じて制御端子８に接続されているとともに逆
向きの他のダイオード２０を通じてドレイン領域３に接
続されていると同様に、逆向きのダイオード１０′を通
じて制ｔＩｌ！端子８に接続されているとともに逆向き
の他のダイオード２０’　を通じドレイン領域３に接続
されていることを除いて、第２図で上述した本願第２番
目の発明によるｉｌ膜トランジスタ回路と同様の構成を
有する。 このような本願第７ｉ目の発明による薄膜トランジスタ
回路によれば、上述した事項を除いて、本願第２番目の
発明によるＮ膜トランジスタ回路と同様の構成を右し、
そして、オン時及びオフ時において、チャンネル形成用
領域１の第３のゲート絶縁膜４３下に、チャンネル形成
用領域２の第２のゲート絶縁Ｆ１４２下に形成されるの
と同様のチャンネル層が形成されることが明らかである
ので、詳細説明は省略するが、第２図で上述した本願第
２番目の発明による薄膜トランジスタ回路の場合と同様
の作用・効果が、電源接続端子６及び７間に負荷１３を
通じて接続している電源１２の極性を、電源接続端子６
側を正とする極性にしても同様に得られる。

【実施例８］ 次に、第７図を伴って本願第８番目の発明による薄膜ト
ランジスタ回路の実施例を述べよう。 第７図において、第３図との対応部分には同一符号を付
して詳細説明を省略する。 第７図に示す本願第８番目の発明による薄膜トランジス
タ回路は、チャンネル形成用領域１上に、ソース領域２
と第１のゲート電極５１との間のＩ′ＩｔＩ！において
、第５図で上述した本願第６番目の発明の場合と同様に
、第３のゲート電極５３が、第３のゲート絶縁１３４３
を介して介挿され、しかしながら、その第３のゲート電
極５３が、第２のゲート電極５２がドレイン領域３に接
続されていると同様に、ドレイン領域３に接続されてい
ることを除いて、第３図で上述した本願第３番目の発明
による薄膜トランジスタ回路と同様の構成を有する。 このような本願第８番目の発明による薄膜トランジスタ
回路によれば、上述した事項を除いて、本願第３番目の
発明による薄膜トランジスタ回路と同様の構成を有し、
そして、オン時及びオフ時において、チャンネル形成用
領１ｉｉ！１の第３のゲート絶縁膜４３下に、チャンネ
ル形成用領域２の第２のゲート絶縁膜４２下に形成され
るのと同様のチャンネル層が形成されることが明らかで
あるので、詳細説明は省略するが、第３図で上述した本
願第３番目の発明による薄膜トランジスタ回路の場合と
同様の作用・効果が、電源接続端子６及び７間に負荷１
３を通じて接続している電源１２の極性を、電源接続端
子６側を正とする極性にしても同様に得られる。 【実施例９】 次に、第８図を伴って本願第９番目の発明による薄膜ト
ランジスタ回路の実施例を述べよう。 第８図において、第４図との対応部分には同一符号を付
して訂細説明を省略する。 第８図に示す本願第９番目の発明による薄膜トランジス
タ回路は、チャンネル形成用領域１上に、ソース領域２
と第１のゲート電極５１との間の領域において、第５図
で上述した本願第６番目の発明の場合と同様に、第３の
ゲート電極５３が、第３のゲート絶縁膜４３を介して介
挿され、しかしながら、その第３のゲート電極５３が、
第２のゲート電極５２が容量素子１５を通じて制御喘了
８に接続されているとともに逆向きの他のダイオード２
０を通じてドレイン領域３に接続されていると同様に、
容迅素子１５′を通じて制御ｌｌ端子８に接続されてい
るとともに逆向きのダイオード２０′を通じドレイン領
域３に接続されていることを除いて、第４図で上）ホし
た本願第４番目の発明による？！膜ヒトランジス９回路
同様の構成を有する。 このようｈ＊本願第９番目発明による薄膜トランジスタ
回路によれば、上述した事項を除いτ、本願第４番目の
発明による薄膜トランジスタ回路と同様の構成を有し、
そして、オン時及びオフ時において、チャンネル形成用
領域１の第３のゲート絶縁膜４３下に、チャンネル形成
用領域２の第２のゲート絶縁膜４２下に形成されるのと
同様のチャンネル層が形成されることが明らかであるの
で、詳細説明は省略するが、第４図で上述した本願第４
′＃１目の発明による薄膜トランジスタ回路の場合と同
様の作用・効果が、電源接続端子６及び７間に負荷１３
を通じて接続している電源１２の極性を、電源接続端子
６側を正とする極性にしても同様に得られる。

【実施例１０】 次に、本願第１０番目の発明による薄膜１−ランジスタ
回路の実施例を述べよう。 本願第１０番目の発明による薄膜トランジスタ回路は、
図示詳細説明は省略するが、第５図、第６図、第７図ま
たは第８図に示す本願第６番目の発明、本願第７番目の
発明、本願第８番目の発明または本願第９番目の発明に
よる薄膜トランジスタ回路において、第１のゲート絶縁
膜４１と第２及び第３のゲート絶縁膜４２及び４３とが
、本願第５番目の発明による薄膜トランジスタ回路の場
合に準じて、第２及び第３のゲート電極５２及び５３下
でみた閾値電圧が、ドレイン領域３及びソース領域２が
ｎ型の不純物濃度を有する半導体′ｙＩＪ膜でなるのに
応じて第１のゲート電極５１下でみた閾値電圧に比し低
い値で得られるに十分な、互に異なる材料または厚さを
有している。 このような本願第１０番目の発明による薄膜トランジス
タ回路によれば、上述した事項を除いて第５図、第６図
、第７図または第８図で上述した本願第６番目の発明、
本願第７番目の発明、本願第８番目の発明または本願第
９番目の発明によるＵａｔ−ランジスタ回路と同様の構
成を有するので、詳細説明は省略するが、本願第５番目
の発明による薄膜トランジスタ回路の場合に準じて、オ
ン時、チャンネル形成用領域１の第２及び第３のゲート
絶縁膜４２及び４３下に形成されるｎ型のチャンネル層
が、低い抵抗を有するものとして形成されるので、第５
図、第６図、第７図または第８図で上述した本願第６番
目の発明、本願第７番目の発明、本願第８番目の発明及
び本願第９番目の発明の場合に比し＾いオン電流が得ら
れるとともに、オフ時も、チャンネル形成用領域１の第
２及び第３のゲート絶縁膜４２及び４３下に形成される
ｎ型のチャンネル層が低い抵抗を有するものとして形成
されるので、第５図、第６図、第７図または第８図で上
述した本願第６番目の発明、本願第７番目の発明、本願
第８番目の発明及び本願第９番目の発明の場合に比し低
いオフ電流しか流れない。 従って、本願第１０番目の発明による薄膜トランジスタ
回路の実施例によれば、第５図、第６図、第７図または
第８図で上述した本願第６番目の発明、本願第７番目の
発明、本願第８番目の発明または本願第９番目の発明に
よる薄膜トランジスタ回路の場合に比しよりオフ電流が
小さく、且つよりオン電流とオフ電流との比が大きい。

【実施例１１】 次に、第９図を伴って、本発明による薄膜トランジスタ
回路の実施例を述べよう。 第９図に示す本発明による薄膜トランジスタ回路は、第
５図１上述した本願第６ｖＴ目の発明による薄膜トラン
ジスタ回路の具体的な実施例を示し、よって、第５図と
の対応部分には同一符号を付して；Ｔ細説用は省略する
が、第５図で上述した本願第６番目の発明による薄膜ト
ランジスタ回路が、例えばガラスでなる絶縁基板６０上
に形成されている。 また、第１のゲート絶縁膜４１が一枚の絶縁膜５１で形
成され、第２及び第３のゲート絶縁膜４２及び４３が絶
縁膜６１とそれと積層されている他の絶縁膜６２との２
枚で形成され、また、第１のゲート電極５１がｎ型半導
体層でなり、第２及び第３のゲート電極５２及び５３が
それらの共通のｎ型半導体層でなり、そして、第１のゲ
ート電極５１を構成しているｐ型半心体層が、第２及び
第３のゲート電極５２及び５３に連結していることによ
ってそれら間にｐｎ接合によるダイオード１０が形成さ
れている。

【実施例１１】 次に、第９図を伴って、本発明による薄膜トランジスタ
回路の実施例を述べよう。 第９図に示す本発明による薄膜トランジスタ回路は、第
５図で上述した本願第６番目の発明による薄膜トランジ
スタ回路の具体的な実施例を示し、よって、第５図との
対応部分には同一符号を付して詳細説明は省略するが、
第５図で上述した本願第６番目の発明による薄膜トラン
ジスタ回路が、例えばガラスでなる絶縁基板６０上に形
成されている。 また、第１のゲート絶縁膜４１が一枚の絶縁膜６１で形
成され、第２及び第３のゲート絶縁膜４２及び４３が絶
縁膜６１とそれと積層されている他の絶縁膜６２との２
枚で形成され、また、第１のゲート電極５１がｎ型半導
体層でなり、第２及び第３のゲート電極５２及び５３が
それらの共通のｎ型半導体層でなり、そして、第１のゲ
ート電極を構成しているｎ型半導体層が、第２及び第３
のゲート電極５２及び５３を構成しているｎ型半導体層
に連結していることによって、それら間にｐｎ接合によ
るダイオード１０が形成されている。

【実施例１２】 次に、第１０図を伴って、本発明による薄膜トランジス
タ回路の実施例を述べよう。 第１０図に示づ本発明による薄膜トランジスタ回路は、
第６図で上述した本願第７番目の発明による薄膜トラン
ジスタ回路の具体的な実施例を示し、よって、第６図と
の対応部分には同一符号を付して詳細説明は省略するが
、第６図で上述した本願第７番目の発明による薄膜トラ
ンジスタ回路が、第９図で上述した本発明による薄膜ト
ランジスタ回路の場合と同様に、例えばガラスでなる絶
縁基板６０上に形成され、また、第１のゲート絶縁膜４
１が一枚の絶縁膜６１で形成され、第２及び第３のゲー
ト絶縁膜４２及び４３が絶縁膜６１とそれと積層されて
いる他の絶縁膜６２との２枚で形成され、また、第１の
ゲート電極５１がｎ型半導体層でなり、第２及び第３の
ゲート電極５２及び５３がそれらの共通のｎ型半導体層
でなり、そして、第１のゲート電極１５を構成している
ｎ型半導体層が、第２及び第３のゲート電極５２及び５
３を構成しているｎ型半導体層に連結していることによ
って、それら間にｐｎ接合によるダイオード１０及び１
０’が形成されている。 また、第２及び第３のゲート電極５２及び５３を構成し
ているｎ型半導体層上にダイオード２０及び２０’　を
形成すべくｐ型半導体ＦＪ（３４が形成され、またｎ型
半導体層６３上に電極層６３が形成されている。

【実施例１３］ 次に、第１１図を伴って、本発明による薄膜トランジス
タ回路の実施例を述べよう。 第１１図に示す本発明による薄膜トランジスタ回路は、
第７図で上述した本願第８番目の発明による薄膜トラン
ジスタ回路の具体的な実施例を示し、よって、第７図と
の対応部分には同一符号を付して￥ｆＩＩｌ説明は省略
するが、第７図で上述した本願第８に１目の発明による
薄膜トランジスタ回路が、例えばガラスでなる絶縁基板
６０上に形成され、また、第１のゲート絶縁膜４１が一
枚の絶縁膜６１で形成され、第２及び第３のゲート絶縁
膜４２及び４３が絶縁膜６１とそれと積層されている他
の絶紅膜６２との２枚で形成され、また、第１のゲート
電極５１がｎ型半導体層でなり、第２及び第３のゲート
電極５２及び５３がそれらの共通の且つｎ型半導体層に
連結していない導電性層でなる。 【実施例１４】 次に、第１２図を伴って、本発明によるｗＯ膜トランジ
スタ回路の実施例を述べよう。 第１２図に示す本発明による薄膜トランジスタ回路は、
第８図で上述した本願第９番目の発明による薄膜トラン
ジスタ回路の具体的な実施例を示し、よって、第８図と
の対応部分には同一符号を付して詳細説明は省略するが
、第８図で上述した本願第８番目の発明による薄膜トラ
ンジスタ回路が、例えばガラスでなる絶縁基板６０上に
形成され、また、第１のゲート絶縁膜４１が一枚の絶縁
膜６１で形成され、第２及び第３のゲート絶縁膜４２及
び４３が絶縁膜６１とそれと積層されている他の絶縁Ｆ
Ｉ６２との２枚で形成され、また、第１のゲート電極５
１がｎ型半導体層でなり、第２及び第３のゲート電極５
２及び５３がそれらの共通の且つｎ型半導体層に連結し
ていないｎ型半導体層でなり、そして、第１のゲート電
極を構成しているｎ型半導体層が、第２及び第３のゲー
ト′？ｔ１極５２及び５３を構成しているｎ型半導体層
との間で、容量素子１５及び１５′が形成されている。 また、第２及び第３のゲート電極５２及び５３を構成し
ているｎ型半導体層上にダイオード２０及び２０’を形
成すべくｎ型半導体層６４が形成され、またそのｎ型半
導体層６４上に電極１ｉ１６３が形成されている。 なお、上述においては本発明の僅かな実施例を示したに
留まり、例えば上述において、［ｐ型］を「ｐ型」、「
ｐ型」を「ｐ型」に読み替えた構成とすることもできく
この場合、本願第５番目の発明または本願第１０番目の
発明による薄膜トランジスタ回路については、第１のゲ
ート絶縁膜と、第２のゲート絶縁膜（または第２及び第
３のゲート絶縁膜）とに、第２及び第３のゲート電極下
でみた閾値電圧が、ドレイン領域及びソース領域がｐ型
の不純物ｃＪ度を有する半導体薄膜でなるので、第１の
ゲート電極下でみた閾値電圧に比し高い値で得られるに
十分な、ｎに異なる材料または厚さを有せしめる）、そ
の他、本発明の精神を脱することなしに、種々の変型、
変更をなし得るであろう。

【図面の簡単な説明】

第１図は、本願第１番目の発明による薄膜トランジスタ
回路の実施例を原理的に示す路線的断面図である。 第２図は、本願第２ｒ１１目の発明による薄膜トランジ
スタ回路の実施例を原理的に示ず路線的断面図である。 第３図は、本願第３番目の発明による薄膜トランジスタ
回路の実施例を原理的に示１路線的断面図である。 第４図は、本願第４ｆｌ目の発明による薄膜トランジス
タ回路の実施例を原理的に示す路線的断面図である。 第５図は、本願第６番目の発明による芯膜トランジスタ
回路の実施例を原理的に示す路線的断面図である。 第６図は、本願第７番目の発明による薄膜トランジスタ
回路の実施例を原理的に示す路線的断面図である。 第７図は、本願第８番目の発明による薄膜トランジスタ
回路の実施例を原理的に示す路線的断面図である。 第８図は、本願第９番目の発明による薄膜トランジスタ
回路の実施例を原理的に示１路線的断面図である。 第９図〜第１２図は、本発明による薄膜トランジスタ回
路の￥施例を具体的に示す路線的断面図である。 １・・・・・・・・・・・・・・・チャンネル形成用領
域２・・・・・・・・・・・・・・・ソース領域３・・
・・・・・・・・・・・・・ドレイン領域６．７・・・
・・・・・・Ｉａｉ源接続端子８・・・・・・・・・・
・・・・・制御端子１０、１０’　　　　２０，２０’ ・・・・・・・・・・・・・・・ダイオード１２・・・
・・・・・・・・・・・・電源１３・・・・・・・・・
・・・・・・負荷１４・・・・・・・・〕・・・・・・
制御［Ｉ電圧源１５．１５′・・・容量素子 ４１．４２・・・・・・ゲート絶縁膜 ５１．５２・・・・・・ゲート電極 ６１．６２・・・・・・絶縁膜 ６３・・・・・・・・・・・・・・・導電性層１０１　
、１０２、１０３、１０４

Claims (1)

1. 【特許請求の範囲】 【請求項１】 ｎ型不純物またはｐ型不純物のいずれも意図的に導入し
   ていないか、十分低いｎ型の不純物濃度またはｐ型の不
   純物濃度を有する半導体薄膜でなるチャンネル形成用領
   域と、 上記チャンネル形成用領域を構成している半導体薄膜に
   比し十分高いｎ型の不純物濃度またはｐ型の不純物濃度
   を有する半導体薄膜でなり、且つ上記チャンネル形成用
   領域に、異なる第１及び第２の位置においてそれぞれ連
   接しているソース領域及びドレイン領域と、 上記チャンネル形成用領域上に、上記ソース領域及び上
   記ドレイン領域間の領域と第１のゲート絶縁膜を介して
   上記ソース領域側において局部的に対向して配されてい
   る第１のゲート電極と、 上記チャンネル形成用領域上に、上記ソース領域及び上
   記ドレイン領域間の上記第１のゲート電極が対向してい
   ない領域と第２のゲート絶縁膜を介して対向して配され
   ている第２のゲート電極とを有し、 上記第１のゲート電極から、制御端子が導出され、 上記第２のゲート電極が、ダイオードを介して上記制御
   端子に接続されていることを特徴とする薄膜トランジス
   タ回路。 【請求項２】 【請求項１】記載の薄膜トランジスタ回路において、 第２のゲート電極が、上記ダイオードとは逆向きの他の
   ダイオードを介して上記ドレイン領域または上記ソース
   領域に接続されていることを特徴とする薄膜トランジス
   タ回路。 【請求項３】 ｎ型不純物またはｐ型不純物のいずれも意図的に導入し
   ていないか、十分低いｎ型の不純物濃度またはｐ型の不
   純物濃度を有する半導体薄膜でなるチャンネル形成用領
   域と、 上記チャンネル形成用領域を構成している半導体薄膜に
   比し十分高いｎ型の不純物濃度またはｐ型の不純物濃度
   を有する半導体薄膜でなり、且つ上記チャンネル形成用
   領域に、異なる第１及び第２の位置においでそれぞれ連
   接しているソース領域及びドレイン領域と、 上記チャンネル形成用領域上に、上記ソース領域及び上
   記ドレイン領域間の領域と第１のゲート絶縁膜を介して
   上記ソース領域側において局部的に対向して配されてい
   る第１のゲート電極と、 上記チャンネル形成用領域上に、上記ソース領域及び上
   記ドレイン領域間の上記第１のゲート電極が対向してい
   ない領域と第２のゲート絶縁膜を介して対向して配され
   ている第２のゲート電極とを有し、 上記第１のゲート電極から、制御端子が導出され、 上記第２のゲート電極が、上記ドレイン領域または上記
   ソース領域に接続されていることを特徴とする薄膜トラ
   ンジスタ回路。 【請求項４】 ｎ型不純物またはｐ型不純物のいずれも意図的に導入し
   ていないか、十分低いｎ型の不純物濃度またはｐ型の不
   純物濃度を有する半導体薄膜でなるチャンネル形成用領
   域と、 上記チャンネル形成用領域を構成している半導体薄膜に
   比し十分高いｎ型の不純物濃度またはｐ型の不純物濃度
   を有する半導体薄膜でなり、且つ上記チャンネル形成用
   領域に、異なる第１及び第２の位置においてそれぞれ連
   接しているソース領域及びドレイン領域と、 上記チャンネル形成用領域上に、上記ソース領域及び上
   記ドレイン領域間の領域と第１のゲート絶縁膜を介して
   上記ソース領域側において局部的に対向して配されてい
   る第１のゲート電極と、 上記チャンネル形成用領域上に、上記ソース領域及び上
   記ドレイン領域間の上記第１のゲート電極が対向してい
   ない領域と第２のゲート絶縁膜を介して対向して配され
   ている第２のゲート電極とを有し、 上記第１のゲート電極から、制御端子が導出され、 上記第２のゲート電極が、容量素子を介して上記制御端
   子に接続され且つダイオードを介して上記ドレイン領域
   または上記ソース領域に接続されていることを特徴とす
   る薄膜トランジスタ回路。 【請求項５】 【請求項１】、【請求項２】、【請求項３】または【請
   求項４】記載の薄膜トランジスタ回路において、 上記第１のゲート絶縁膜と上記第２のゲート絶縁膜とが
   、上記第２のゲート電極下でみた閾値電圧が、上記ドレ
   イン領域及び上記ソース領域がｎ型の不純物節度を有す
   る半導体薄膜でなるかｐ型の不純物濃度を有する半導体
   薄膜でなるかに応じて上記第１のゲート電極下でみた閾
   値電圧に比し低いまたは高い値で得られるに十分な、互
   に異なる材料または厚さを有していることを特徴とする
   薄膜トランジスタ回路。 【請求項６】 ｎ型不純物またはｐ型不純物のいずれも意図的に導入し
   ていないか、十分低いｎ型の不純物濃度またはｐ型の不
   純物濃度を有する半導体薄膜でなるチャンネル形成用領
   域と、 上記チャンネル形成用領域を構成している半導体薄膜に
   比し十分高いｎ型の不純物濃度またはｐ型の不純物濃度
   を有する半導体薄膜でなり、且つ上記チャンネル形成用
   領域に、異なる第１及び第２の位置においてそれぞれ連
   接しているソース領域及びドレイン領域と、 上記チャンネル形成用領域上に、上記ソース領域及び上
   記ドレイン領域間の領域と第１のゲート絶縁膜を介して
   上記ソース領域側及び上記ドレイン領域側を残して局部
   的に対向して配されている第１のゲート電極と、 上記チャンネル形成用領域上に、上記ソース領域及び上
   記ドレイン領域間の上記第１のゲート電極が対向してい
   ない領域と第２及び第３のゲート絶縁膜をそれぞれ介し
   て上記ソース領域側及び上記ドレイン領域側においてそ
   れぞれ対向して配されている第２及び第３のゲート電極
   とを有し、 上記第１のゲート電極から、制御端子が導出され、 上記第２及び第３のゲート電極が、ダイオードを介して
   上記制御端子に接続されていることを特徴とする薄膜ト
   ランジスタ回路。 【請求項７】 【請求項６】記載の薄膜トランジスタ回路において、 第２のゲート電極が、上記ダイオードとは逆向きの他の
   ダイオードを介して上記ドレイン領域または上記ソース
   領域に接続されていることを特徴とする薄膜トランジス
   タ回路。 【請求項８】 ｎ型不純物またはｐ型不純物のいずれも意図的に導入し
   ていないか、十分低いｎ型の不純物濃度またはｐ型の不
   純物濃度を有する半導体薄膜でなるチャンネル形成用領
   域と、 上記チャンネル形成用領域を構成している半導体薄膜に
   比し十分高いｎ型の不純物濃度またはｐ型の不純物濃度
   を有する半導体薄膜でなり、且つ上記チャンネル形成用
   領域に、異なる第１及び第２の位置においてそれぞれ連
   接しているソース領域及びドレイン領域と、 上記チャンネル形成用領域上に、上記ソース領域及び上
   記ドレイン領域間の領域と第１のゲート絶縁膜を介して
   上記ソース領域側及び上記ドレイン領域側を残して局部
   的に対向して配されている第１のゲート電極と、 上記チャンネル形成用領域上に、上記ソース領域及び上
   記ドレイン領域間の上記第１のゲート電極が対向してい
   ない領域と第２及び第３のゲート絶縁膜をそれぞれ介し
   て上記ソース領域側及び上記ドレイン領域側においてそ
   れぞれ対向して配されている第２及び第３のゲート電極
   とを有し、 上記第１のゲート電極から、制御端子が導出され、 上記第２及び第３のゲート電極が、上記ドレイン領域ま
   たは上記ソース領域に接続されていることを特徴とする
   薄膜トランジスタ回路。 【請求項９】 ｎ型不純物またはｐ型不純物のいずれも意図的に導入し
   ていないか、十分低いｎ型の不純物濃度またはｐ型の不
   純物濃度を有する半導体薄膜でなるチャンネル形成用領
   域と、 上記チャンネル形成用領域を構成している半導体薄膜に
   比し十分高いｎ型の不純物濃度またはｐ型の不純物濃度
   を有する半導体薄膜でなり、且つ上記チャンネル形成用
   領域に、異なる第１及び第２の位置においてそれぞれ連
   接しているソース領域及びドレイン領域と、 上記チャンネル形成用領域上に、上記ソース領域及び上
   記ドレイン領域間の領域と第１のゲート絶縁膜を介して
   上記ソース領域側及び上記ドレイン領域側を残して局部
   的に対向して配されている第１のゲート電極と、 上記チャンネル形成用領域上に、上記ソース領域及び上
   記ドレイン領域間の上記第１のゲート電極が対向してい
   ない領域と第２及び第３のゲート絶縁膜をそれぞれ介し
   て上記ソース領域側及び上記ドレイン領域側においてそ
   れぞれ対向して配されている第２及び第３のゲート電極
   とを有し、 上記第１のゲート電極から、制御端子が導出され、 上記第２及び第３のゲート電極が、容量素子を介して上
   記制御端子に接続され且つダイオードを介して上記ドレ
   イン領域または上記ソース領域に接続されていることを
   特徴とする薄膜トランジスタ回路。 【請求項１０】 【請求項６】、【請求項７】、【請求項８】または【請
   求項９】記載の薄膜トランジスタ回路において、 上記第１のゲート絶縁膜と、上記第２及び第３のゲート
   絶縁膜とが、上記第２及び第３のゲート電極下でみた閾
   値電圧が、上記ドレイン領域及び上記ソース領域がｎ型
   の不純物濃度を有する半導体薄膜でなるかｐ型の不純物
   濃度を有する半導体薄膜でなるかに応じて上記第１のゲ
   ート電極下でみた閾値電圧に比し低いまたは高い値で得
   られるに十分な、互に異なる材料または厚さを有してい
   ることを特徴とする薄膜トランジスタ回路。