JPH04111536A - アナログ―デイジタル変換器 - Google Patents
アナログ―デイジタル変換器Info
- Publication number
- JPH04111536A JPH04111536A JP22797190A JP22797190A JPH04111536A JP H04111536 A JPH04111536 A JP H04111536A JP 22797190 A JP22797190 A JP 22797190A JP 22797190 A JP22797190 A JP 22797190A JP H04111536 A JPH04111536 A JP H04111536A
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- Japan
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- converter
- circuit
- analog
- bits
- bit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明はアナログ−ディジタル変換器に関し、特にディ
ジタル信号処理によりＡＧＣ回路を構成する場合に最適
なアナログ−ディジタル変換器に関するものである。
ジタル信号処理によりＡＧＣ回路を構成する場合に最適
なアナログ−ディジタル変換器に関するものである。
従来のディジタル信号処理装置において、アナログデー
タを対応するディジタルデータに変換するのにＡＧＣ回
路を構成する場合の例を第２図に示す。 第２図において、３０】はアナログデータ（アナログ電
圧）を入力してディジタル信号プロセッサ（以下ｒＤｓ
ＰＪと称す）あるいはマイクロプロセッサ（以下ｒＭＰ
ＵＪと称す）３０３よりの制御に従い所定利得で増幅す
る可変利得増幅器、３０２は一般的な従来より公知のア
ナログ−ディジタル（以下ｒＡＤＪと称す）変換器、３
０３はＤＳＰまたはＭＰＵである。 従来のこの種の装置におけるアナログーデイジタル変換
器を含むＡＧＣ回路の動作を説明する。 まず、ＤＳＰまたはＭＰＵ３０３は、可変利得増幅器３
０１の利得を初期化（例えば「１」に設定）し、ＡＤ変
換器３０２の圧力データの２乗平均値を計算する。この
値がある設定値以下の場合、可変利得増幅器３０１の利
得を増加させる制御を行ない、再びＡＤ変換器３０２の
出力データの２乗平均値を計算する。この動作を繰り返
して、ＡＤ変換器３０２の出力データの２乗平均値が所
定の設定値より大きくなったところで、可変利得増幅器
３０１の利得を固定し、第３図に示すＤＳＰの演算処理
によりＡＧＣ処理を行なっていた。 第３図の回路の動作は、２乗器４０５と平均化器４０６
で出力信号の２乗平均値を求め、加算器４０４でこの２
乗平均値と設定値とを加算し、２乗平均値と設定値との
差、即ち誤差がｒＯＪになるように、レジスタ４０２と
加算器４０３とも用いて乗算器４０１の定数を制御して
出力の２乗平均値が一定レベルとなるようにしていた。 以上述べたように、従来のディジタル信号処理装置にお
いては、信号処理に必要なり５Ｐ３０３の演算精度に相
当するビット数よりもアナログ入力電圧のダイナミック
レンジに相当するビット数の方が大きい場合、アナログ
電圧の可変利得増幅器３０１による粗い制御で、ＤＳＰ
３０３の演算可能なレベルまで増幅してからＤＳＰ３０
３の演算処理によるこまかい制御のＡＧＣ処理を行なっ
ていた。 尚、可変利得増幅器３０１の設定可能な利得は、数段階
が一般的である（例えば１倍、２倍、４倍、８倍、・・
・等）。
タを対応するディジタルデータに変換するのにＡＧＣ回
路を構成する場合の例を第２図に示す。 第２図において、３０】はアナログデータ（アナログ電
圧）を入力してディジタル信号プロセッサ（以下ｒＤｓ
ＰＪと称す）あるいはマイクロプロセッサ（以下ｒＭＰ
ＵＪと称す）３０３よりの制御に従い所定利得で増幅す
る可変利得増幅器、３０２は一般的な従来より公知のア
ナログ−ディジタル（以下ｒＡＤＪと称す）変換器、３
０３はＤＳＰまたはＭＰＵである。 従来のこの種の装置におけるアナログーデイジタル変換
器を含むＡＧＣ回路の動作を説明する。 まず、ＤＳＰまたはＭＰＵ３０３は、可変利得増幅器３
０１の利得を初期化（例えば「１」に設定）し、ＡＤ変
換器３０２の圧力データの２乗平均値を計算する。この
値がある設定値以下の場合、可変利得増幅器３０１の利
得を増加させる制御を行ない、再びＡＤ変換器３０２の
出力データの２乗平均値を計算する。この動作を繰り返
して、ＡＤ変換器３０２の出力データの２乗平均値が所
定の設定値より大きくなったところで、可変利得増幅器
３０１の利得を固定し、第３図に示すＤＳＰの演算処理
によりＡＧＣ処理を行なっていた。 第３図の回路の動作は、２乗器４０５と平均化器４０６
で出力信号の２乗平均値を求め、加算器４０４でこの２
乗平均値と設定値とを加算し、２乗平均値と設定値との
差、即ち誤差がｒＯＪになるように、レジスタ４０２と
加算器４０３とも用いて乗算器４０１の定数を制御して
出力の２乗平均値が一定レベルとなるようにしていた。 以上述べたように、従来のディジタル信号処理装置にお
いては、信号処理に必要なり５Ｐ３０３の演算精度に相
当するビット数よりもアナログ入力電圧のダイナミック
レンジに相当するビット数の方が大きい場合、アナログ
電圧の可変利得増幅器３０１による粗い制御で、ＤＳＰ
３０３の演算可能なレベルまで増幅してからＤＳＰ３０
３の演算処理によるこまかい制御のＡＧＣ処理を行なっ
ていた。 尚、可変利得増幅器３０１の設定可能な利得は、数段階
が一般的である（例えば１倍、２倍、４倍、８倍、・・
・等）。
しかしながら、上記従来例では、可変利得増幅器３０１
等のアナログ回路が必要であり、この回路は構成が複雑
で、その性能が各素子特性に太き（左右されてしまうと
いう欠点があった。 そこで、入力電圧レベルのダイナミックレンジを広げる
ために、この可変利得増幅器３０１を削除して、ＡＤ変
換器３０２の精度を向上させて出力ビツト数を増やし、
すべてのＡＧＣ処理をＤＳＰ３０３の演算処理で行なえ
ば、上記問題を解決することができる。 特に近年多ビット出力のＡＤ変換器が安価となってきた
こともあり、このような構成とする方が有効と考えられ
る。 しかし、逆にＡＤ変換器３０２の出力ビツト数が増えれ
ば、ＤＳＰ３０３の演算ビット数も増やさなければなら
ないことと、仮に演算ビット数を増加させて第３図に示
すＡＧＣ処理を行なったとしても、入力データのダイナ
ミックレンジが拡大した場合、利得が収束するまでの時
間が非常に長くなってしまうという問題点があった。 この問題を解決するために、第４図に示す構成のＡＧＣ
も考えられる。 しかし、このようなＡＧＣ処理をＤＳＰにより実現する
と、除算器５０１と平方根器５０２の処理に膨大な演算
量を要するため、処理時間が増大し、実現は難しかった
。
等のアナログ回路が必要であり、この回路は構成が複雑
で、その性能が各素子特性に太き（左右されてしまうと
いう欠点があった。 そこで、入力電圧レベルのダイナミックレンジを広げる
ために、この可変利得増幅器３０１を削除して、ＡＤ変
換器３０２の精度を向上させて出力ビツト数を増やし、
すべてのＡＧＣ処理をＤＳＰ３０３の演算処理で行なえ
ば、上記問題を解決することができる。 特に近年多ビット出力のＡＤ変換器が安価となってきた
こともあり、このような構成とする方が有効と考えられ
る。 しかし、逆にＡＤ変換器３０２の出力ビツト数が増えれ
ば、ＤＳＰ３０３の演算ビット数も増やさなければなら
ないことと、仮に演算ビット数を増加させて第３図に示
すＡＧＣ処理を行なったとしても、入力データのダイナ
ミックレンジが拡大した場合、利得が収束するまでの時
間が非常に長くなってしまうという問題点があった。 この問題を解決するために、第４図に示す構成のＡＧＣ
も考えられる。 しかし、このようなＡＧＣ処理をＤＳＰにより実現する
と、除算器５０１と平方根器５０２の処理に膨大な演算
量を要するため、処理時間が増大し、実現は難しかった
。
以上の構成において、ディジタル信号処理に用いられる
ＡＤ変換器に変換後のディジタルデータをシフトして出
力する機能と、そのシフトするビット数を外部から設定
する手段を設けることにより、システム全体としてのＡ
ＧＣ処理に要する回路や演算量の削減を可能としたもの
である。
ＡＤ変換器に変換後のディジタルデータをシフトして出
力する機能と、そのシフトするビット数を外部から設定
する手段を設けることにより、システム全体としてのＡ
ＧＣ処理に要する回路や演算量の削減を可能としたもの
である。
以下、図面を参照して本発明に係る一実施例を詳細に説
明する。 第１図は本発明に係る一実施例のＡＤ変換器の特徴を最
もよ（表わす図面であり、同図において、１００はＡＤ
変換器、１１０はＤＳＰである。 ＡＤ変換器１００において、１０１はアナログ入力電圧
をディジタルデータに変換するＡＤ変換部、１０２はＡ
Ｄ変換部１０１による変換ディジタルデータをビットシ
フトして出力するビットシフト回路であり、該回路１０
２の出力が本実施例のＡＤ変換器１００の出力となる。 １０３はビットシフト回路１０２のシフト量設定レジス
タであり、外部（ＤＳＰＩＩＯ）からシフトビット数が
設定され、該設定に従った量だけビットシフト回路１０
２はＡＤ変換部１０１よりの入力データをビットシフト
する。 上記構成におけるＡＤ変換器１００の動作は、外部（Ｄ
ＳＰＩＩＯ）からシフト量設定レジスタ１０３にシフト
したいビット数を入力すれば、ＡＤ変換部１０１による
ＡＤ変換後のデータを、ビットシフト回路１０２により
そのビット数だけシフトして出力するものである。 即ち、ＤＳＰＩＩＯは、第２図のＤＳＰ３０３が可変利
得増幅器３０１の利得を制御する代わりに、ビットシフ
ト回路１０２のシフト量を制御するものである。 例えば、ＤＳＰＩＩＯが、シフト量設定レジスタ１０３
に“＋１”を設定入力すれば、ビットシフト回路１．０
２の入力データがＭＳＢ側へ１ビツトシフトして出力さ
れる。同様に、シフト量設定レジスタ１０３に“＋３”
を入力すれば、ビットシフト回路１０２の入力データが
ＭＳＢ側へ３ビツトシフトして出力される。このとき、
ＬＳＢ側のシフトしたビットの部分には“０″が入力さ
れる。 また、シフト量設定レジスタ１０３に“−２″が入力さ
れた場合は、ビットシフト回路１０２の入力データがＬ
ＳＢ側に２ビツトシフトされて出力データとなる。この
とき、ＭＳＢ側の２ビツトには“０”が入力される。こ
のような動作をすることにより、ＡＤ変換後のデータを
２倍（＋１ビツト）、８倍（＋３ビツト）、属倍（−２
ビツト）シて出力することが可能である。 このように、本実施例のＡＤ変換器を用いれば、ＤＳＰ
ＩＩＯのＡＧＣ制御をデジタルで行なうことができ、し
かもこの出力デジタル量の可変制御をＡＤ変換器１００
のみで行なうことができる。 このため、本実施例によれば、従来例に示した第２図の
構成のディジタル信号処理装置と同等の動作がＤＳＰＩ
ＩＯとＡＤ変換器１００のみで実現できる。 即ち、本実施例においては、第２図に示す可変利得増幅
器３０１に対する利得の制御を、第２図に示すようにＡ
Ｄ変換器出力に対するシフト量制御とするだけで行なう
ことができる。 これにより、従来の如くのアナログ電圧の可変利得増幅
器部分の回路が不要となる。 以上説明したように本実施例によれば、簡単なビットシ
フト制御回路を備えたＡＤ変換器を用いて、ディジタル
信号処理装置を構成することにより、複雑なアナログ回
路による増幅器を用いることなく、単純な演算処理によ
るＡ Ｇ Ｃ処理を行なうことが可能となる優れた作用
効果を得られる。
明する。 第１図は本発明に係る一実施例のＡＤ変換器の特徴を最
もよ（表わす図面であり、同図において、１００はＡＤ
変換器、１１０はＤＳＰである。 ＡＤ変換器１００において、１０１はアナログ入力電圧
をディジタルデータに変換するＡＤ変換部、１０２はＡ
Ｄ変換部１０１による変換ディジタルデータをビットシ
フトして出力するビットシフト回路であり、該回路１０
２の出力が本実施例のＡＤ変換器１００の出力となる。 １０３はビットシフト回路１０２のシフト量設定レジス
タであり、外部（ＤＳＰＩＩＯ）からシフトビット数が
設定され、該設定に従った量だけビットシフト回路１０
２はＡＤ変換部１０１よりの入力データをビットシフト
する。 上記構成におけるＡＤ変換器１００の動作は、外部（Ｄ
ＳＰＩＩＯ）からシフト量設定レジスタ１０３にシフト
したいビット数を入力すれば、ＡＤ変換部１０１による
ＡＤ変換後のデータを、ビットシフト回路１０２により
そのビット数だけシフトして出力するものである。 即ち、ＤＳＰＩＩＯは、第２図のＤＳＰ３０３が可変利
得増幅器３０１の利得を制御する代わりに、ビットシフ
ト回路１０２のシフト量を制御するものである。 例えば、ＤＳＰＩＩＯが、シフト量設定レジスタ１０３
に“＋１”を設定入力すれば、ビットシフト回路１．０
２の入力データがＭＳＢ側へ１ビツトシフトして出力さ
れる。同様に、シフト量設定レジスタ１０３に“＋３”
を入力すれば、ビットシフト回路１０２の入力データが
ＭＳＢ側へ３ビツトシフトして出力される。このとき、
ＬＳＢ側のシフトしたビットの部分には“０″が入力さ
れる。 また、シフト量設定レジスタ１０３に“−２″が入力さ
れた場合は、ビットシフト回路１０２の入力データがＬ
ＳＢ側に２ビツトシフトされて出力データとなる。この
とき、ＭＳＢ側の２ビツトには“０”が入力される。こ
のような動作をすることにより、ＡＤ変換後のデータを
２倍（＋１ビツト）、８倍（＋３ビツト）、属倍（−２
ビツト）シて出力することが可能である。 このように、本実施例のＡＤ変換器を用いれば、ＤＳＰ
ＩＩＯのＡＧＣ制御をデジタルで行なうことができ、し
かもこの出力デジタル量の可変制御をＡＤ変換器１００
のみで行なうことができる。 このため、本実施例によれば、従来例に示した第２図の
構成のディジタル信号処理装置と同等の動作がＤＳＰＩ
ＩＯとＡＤ変換器１００のみで実現できる。 即ち、本実施例においては、第２図に示す可変利得増幅
器３０１に対する利得の制御を、第２図に示すようにＡ
Ｄ変換器出力に対するシフト量制御とするだけで行なう
ことができる。 これにより、従来の如くのアナログ電圧の可変利得増幅
器部分の回路が不要となる。 以上説明したように本実施例によれば、簡単なビットシ
フト制御回路を備えたＡＤ変換器を用いて、ディジタル
信号処理装置を構成することにより、複雑なアナログ回
路による増幅器を用いることなく、単純な演算処理によ
るＡ Ｇ Ｃ処理を行なうことが可能となる優れた作用
効果を得られる。
以上説明したように本発明によれば、複雑なアナログ回
路による増幅器を用いることなく、単純な演算処理によ
るＡＧＣ処理を行なうことが可能でとなり、より安価な
プロセッサを用いて信号処理を行うことができる。
路による増幅器を用いることなく、単純な演算処理によ
るＡＧＣ処理を行なうことが可能でとなり、より安価な
プロセッサを用いて信号処理を行うことができる。
第１図は本発明に係る一実施例のデジタル信号処理装置
のブロック構成図、 第２図は従来のデジタル信号処理装置のブロック構成図
、 第３図は従来のＤＳＰによる演算処理を説明する図、 第４図は従来の他のＤＳＰによる演算処理を説明する図
である。 図中、１００，３０２・・・ＡＤ変換器、１０１・・・
ＡＤ変換部、１０２・・・ビットシフト回路、１０３・
・・シフト量設定レジスタ、 ＤＳＰ。 １・・・可変利得増幅器である。 特 許 出 願 人 キャノン 株式会社
のブロック構成図、 第２図は従来のデジタル信号処理装置のブロック構成図
、 第３図は従来のＤＳＰによる演算処理を説明する図、 第４図は従来の他のＤＳＰによる演算処理を説明する図
である。 図中、１００，３０２・・・ＡＤ変換器、１０１・・・
ＡＤ変換部、１０２・・・ビットシフト回路、１０３・
・・シフト量設定レジスタ、 ＤＳＰ。 １・・・可変利得増幅器である。 特 許 出 願 人 キャノン 株式会社
Claims (1)
- アナログデータを対応するディジタルデータに変換す
るアナログ−ディジタル変換手段と、該アナログ−ディ
ジタル変換手段による変換ディジタルデータをビットシ
フトして出力する出力手段と、該出力手段によるビット
シフト量を外部から制御する制御手段とを備えることを
特徴とするアナログ−ディジタル変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22797190A JPH04111536A (ja) | 1990-08-31 | 1990-08-31 | アナログ―デイジタル変換器 |
| US08/082,512 US5343200A (en) | 1990-08-31 | 1993-06-25 | Analog/digital converter with digital automatic gain control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22797190A JPH04111536A (ja) | 1990-08-31 | 1990-08-31 | アナログ―デイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04111536A true JPH04111536A (ja) | 1992-04-13 |
Family
ID=16869128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22797190A Pending JPH04111536A (ja) | 1990-08-31 | 1990-08-31 | アナログ―デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04111536A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001085997A (ja) * | 1999-09-10 | 2001-03-30 | Sony Corp | ディジタル信号処理装置及びビデオカメラ装置 |
| WO2001058021A1 (en) * | 2000-01-31 | 2001-08-09 | Toa Corporation | Digital communication system |
-
1990
- 1990-08-31 JP JP22797190A patent/JPH04111536A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001085997A (ja) * | 1999-09-10 | 2001-03-30 | Sony Corp | ディジタル信号処理装置及びビデオカメラ装置 |
| WO2001058021A1 (en) * | 2000-01-31 | 2001-08-09 | Toa Corporation | Digital communication system |
| US7035395B2 (en) | 2000-01-31 | 2006-04-25 | Toa Corporation | Digital communication system |
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