JPH04111637A - データ伝送速度自動認識装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は調歩同期通信に利用されるデータ伝送速度自動
認識装置に関し、特に中央演算装置（ＣＰＵ）を用いた
通信装置に用いられる装置に関する。

〔従来の技術〕

従来、調歩同期通信では、受信側において事前に伝送速
度を知り、受信装置にその値を設定する必要がある。こ
のため、受信側で伝送速度を自動判定する装置が提案さ
れており、例えば特開平ｌ−３０５６４４号に開示され
いてるように、送信側でデータの特定ピントに細工をし
、受信側ではこの特定ビットを利用することにより速度
を自動判定している。

〔発明が解決しようとする課題〕

しかしながら、前者の受信装置では、伝送速度を事前に
知ってその値を設定しても、伝送速度が固定されている
ため、伝送速度の異なる端末と接続することはできない
という問題がある。

また、後者の伝送速度を自動判定する受信装置では、送
信装置側でデータに細工する必要があるため、汎用の装
置と接続して伝送速度の自動判定を行うことができず、
専用の送信装置を用いる必要があるという問題がある。

本発明の目的は、汎用の装置と接続して任意の伝送速度
のデータ受信を可能とするデータ伝送速度自動認識装置
を提供することにある。

［課題を解決するための手段］ 本発明のデータ伝送速度自動認識装置は、調歩同期通信
のスタートビ、トを検出するスタートピント検出回路と
、受信データをサンプリングするラッチ回路と、サンプ
リングされた受信データを蓄えるメモリと、サンプリン
グ時とビットチェック時にメモリからの入出力を制御す
るセレクタと、サンプリングおよびピントチェックのメ
モリアドレスを制御するアドレス制御回路と、スタート
ビット、ストップビットおよびパリティピントをチェッ
クするビットチェック回路と、親装置の中央演算装置に
接続されるラッチ回路とで構成される。

なお、アドレス制御回路は、クロンク発生器からの高速
クロックによりラッチ回路およびメモリを動作させるよ
うに構成される。

〔作用〕

本発明によれば、スタートピントを検出したときから高
速度で受信データをサンプリングしてこれを蓄えておき
１、かつ伝送速度に応したサンプリングデータを用いて
エラーチェックをし、親装置の要求に応して受信データ
を読込ませるので、異なる種々の伝送速度への対応が可
能となる。

〔実施例］ 次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例のブロック図であり、受信装
置の要部を示している。受信装置が受信データを受信す
ると、この受信データはスタートビット検出回路１とラ
ッチ回路３に入力される。スタートピント検出回路１で
は、受信データの立下がりを検出すると、アドレス制御
回路２にカウントスタート信号を送る。アドレス制御回
路２はクロンク発生器８からの１／１９２００のクロン
クをラッチ回路３に渡し、ラッチ回１！Ｉ３はそのクロ
ンクムこしたがって受信データをラッチする。

セレクタ４は、このデータラッチ時にはラッチ回路３か
らメモリ５へ受信データを通し、メモリ５はアドレス制
御回路２により与えられるアドレスにラッチされた受信
データを前記クロンクと同期して格納する。

また、アドレス制御回路２は必要数の受信データのラッ
チが行われると、セレクタ４を通して格納した受信デー
タをメモリ５がらビットチェック回路６に出力する。こ
のときには、ビ・ントチェック回路６からの要求により
、格納した受信データのアドレスを指定する。

ビットチェック回路６は入力された受信データのスター
トピント、ストップビットおよびパリティビットをチェ
ックし、エラーがなければラッチ回路７へ受信データを
出力し、同時に親装置のＣｐｕに割込信号を出力する。

ラッチ回路７は親装置のＣＰＵがデータを読込むまで受
信データを保持する。この親装置のＣＰＵによる受信デ
ータの読込みは、受信データの伝送速度とは関係のない
独自の速度であることは言うまでもない。

第２図は本発明のデータ伝送速度自動認識装置における
処理フロー図である。

第３図は本発明のデータ伝送速度自動ｉｌｌ装置におけ
る、データサンプリングタイミングとビットチェックに
用いるアドレスである。サンプリングは１／１９２００
の一定のクロックで行い、チェックに用いるアドレスも
特定のパターンをピントシフトして使用するため、回路
規模を小さくすることができる。また、低速のデータに
対してもサンプリング位置はデータの変化点の中央近く
にすることができる。

したがって、この装置では、スタートビットを検出した
ときから高速クロック（１／１９２００　）で受信デー
タをサンプリングし、かつこれをメモリに蓄え、さらに
伝送速度に応したサンプリングデータを用いてエラーチ
エ７りをし、しかる上で親装置の要求に応じて受信デー
タを読込ませることにより、任意の伝送速度に対応でき
るようになり、この場合には１５０〜１９．２にボーま
での伝送速度が不明な通信路への接続が可能となる。

また、１データ毎にエラーチェックを行うため、データ
１ハイド単位で伝送速度が変化してもこれに対応でき、
伝送速度が異なる複数の通信路に対して接続することも
可能となる。

［発明の効果〕 以上説明したように本発明は、受信データをサンプリン
グして蓄えておき、親装置の要求に応じて読込ませるの
で、任意の伝送速度に対応することが可能となり、Ｉま
たは２以上の伝送速度の異なる端末との接続を可能とし
、任意の伝送速度のデータ受信を可能とした通信システ
ムを構築することができる効果がある。

【図面の簡単な説明】

第１図は本発明のデータ速度自動認識装置を適用した受
信装置の要部のブロック回路図、第２図は伝送速度を決
定する処理のフロー図、第３図はデータのサンプリング
タイミングとチェックアドレスを示す図である。 １・・・スタートビット検出回路、２・・・アドレス制
御回路、３・・・ラッチ回路、４・・・セレクタ、５・
・・メモリ、６・・・ビットチェック回路、７・・・ラ
ッチ回路、８・・・クロツク発生器。 第２図

Claims (1)

1. 【特許請求の範囲】 １、調歩同期通信のスタートビットを検出するスタート
   ビット検出回路と、受信データをサンプリングするラッ
   チ回路と、サンプリングされた受信データを蓄えるメモ
   リと、サンプリング時とビットチェック時にメモリから
   の入出力を制御するセレクタと、サンプリングおよびビ
   ットチェックのメモリアドレスを制御するアドレス制御
   回路と、スタートビット、ストップビットおよびパリテ
   イビットをチェックするビットチェック回路と、親装置
   の中央演算装置に接続されるラッチ回路とを備えること
   を特徴とするデータ伝送速度自動認識装置。 ２、アドレス制御回路は、クロック発生器からの高速ク
   ロックによりラッチ回路およびメモリを動作させる特許
   請求の範囲第１項記載のデータ伝送速度自動認識装置。