JPH0411363A - 情報記録再生装置におけるマーク検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は光ディスク等に於けるフタ−マークなどの特殊
マークの検出回路に関するものである。

［従来の技術］ 光ディスクは、その媒体上にスパイラル状に形成された
トラックを持ち、各トラックが更にセクタと呼ばれる記
録単位に分割されている。この様な媒体へ情報を記録し
たり、媒体から情報を再生する場合、１記録率位である
セクタ毎にその開始点を示すマークを付けておくことが
必要となる。

これは一般にセクタマークと呼ばれる。この他にもセク
タマークはリード、ライトに伴う種々のタイミングを生
成するためにも用いられるため、その検圧信頼度は十分
高くなければならない。

この様なセクタマークの検出方法として特開昭５８−１
６９３３７号公報に記載されているものがある。

以下、図面を参照して、光デイスク装置に都ける従来の
セクタマーク検８回路について説明する。

第６図は上述したセクタの構成を示している。

セクタの先頭には起点を示すセクタマーク６１がある。

以下順にそのセクタのアドレス情報を復調するためのク
ロックを生成するフェーズロックループ（ＰＬＬ）のた
めの引き込み区間６２、アドレスエリアの起点を示すア
ドレスマーク６３、アドレス情報が記録されたアドレス
エリア６４があり、　ＰＬＬ引込区間６２．アドレスマ
ーク６３．アドレスエリア６４は数度繰返して設けられ
ている。更に、オートフォーカス、オートトラッキング
等のサーボ系の調整の為のＯＤ　Ｆ　（Ｏｆｆｓｅｔ　
Ｄｅｔｅｃｔｉｏｎ　Ｆｌａｇ）エリア６５、リード／
ライト切換え時間などを吸収するためのＧＡＰエリア６
６、データを復調するクロックを得るためのＰＬＬ引き
込み区間６７、データの開始を示すデータマーク６８、
ユーザデータを記録するデータエリア６９がある。この
中でセクタマーク６１からアドレスエリア６４まではデ
ィスク製造時にプリフォーマットされることが多い。

第７図はセクタマークの構成例及びセクタマークの再生
信号（２値化後）を示している。図示の様にトラック７
１に沿って再生信号が”ｌ”になる区間と”０”になる
区間から成っている。説明の都合上、変調方式は（２，
７）ＲＬＬを用いているものとする。第７図（Ｂ）の各
区間の長さを示す”■”は変調後の１クロック幅を示し
ている。

第８図は従来のセクタマーク検出回路として例えば特開
昭５８−１６９３３７号公報に示されたものを示すブロ
ック図である。

図に於いて光ディスク（図示しない）から再生ヘッドに
より再生された再生信号は増幅器８１で増幅され、２値
化回路８２に送られ、２値化される。

２値化された信号（第７図（Ｂ））は幅検出回路８３に
よってセクタマークの構成パターン（本例では１０Ｔ或
いは６丁の”ｌ”）であるかどうか判定される。この出
力は検出位置記憶回路８４に入力され並列化され、その
出力はしきい値回路８５へ送られる。ここで５つの検出
信号の内、例えば３個以上検出されればセクタマークと
判定され、検出信号が出力される。

第９図は第８図に示された幅検出回路８３の詳しいブロ
ック図である。９１は高周波数のクロックを発生するク
ロック発生器で、発生されたクロックをカウンタ９２で
計数する。その際、第７図（Ｂ）の２値化信号（第８図
の２値回路８２の出力）が１”の期間だけカウンタ９２
を動作させることで幅を検出する。２値化信号の”１”
の終端でカウンタ９２の内容をデコーダ９３で判定し幅
検出信号を送出する。

第１０図は検８位置記憶回路８４の詳しいブロック図で
ある。検出位置記憶回路は幅検出回路で検圧されたパタ
ーン信号の検出位置（タイミング）を保持する。ＩＯＴ
及び６Ｔのパターン信号は時系列的に生じ、それぞれの
シフトレジスタ１００３．１００４に取込まれ、更に並
列に取り出される。この並列化された信号はしきい値回
路８５へ入力される。しきい値回路８５では入力された
ｎ個の幅検出信号の内ｍ個以上がパターン信号がＩＯＴ
又は６Ｔであればセクタマーク検出信号を出力するもの
で、例えばｎ＝５．ｍ＝３とすればＲＣ３＋　　ｓｃ＜
　＋　　ｓｃ＠＝１６通りの幅検出信号の組み合わせに
ついて出力するように構成される。

第１１図はセクタマーク検出の動作原理図である。セク
タマークの構成パターンであるＩＯＴ或いは６丁の”１
”が検出されると（（１１０１）、　（１１０２））、
それぞれ検出位置記憶回路８４のシフトレジスタ１００
３．１００４に入力され、第１０図の信号線（１００５
）、　（１００６）　、　（１００７）　、　（１００
８）　、　（１００９）に対し、第１１図（１１０５）
　、　（１１０６）　、　（１１０７）　、　（１１０
ｇ）　、　（１１０９）に示すようなパルスが出力され
る。即ち、セクタマークを構成するＪＯＴ及び６Ｔのパ
ターン信号の”１”が全て正確な位置で検出されれば第
１０図の（１００５）、　（１００６）、　（１００７
）、　（１００８）、　（１００９）の信号が同時に”
１″となるように回路が構成されている。これ以外の時
点では高々１つの信号線が”１”となるのみである。

ここで例えばしきい値回路８５を５個のパターン検出信
号中３個以上のパターン検出信号が所定のタイミングで
発生したときセクタマーク検出パルス（１１１０）を８
力するように構成すれば、媒体の欠陥等により５個の内
２個まで検圧できなくても正常なマーク検出が行なえる
。

［発明が解決しようとしている問題点コ以上に説明した
セクタマーク検出回路の備えるべき条件として、検出ミ
ス及び誤検出の確率が低いことが挙げられる。

検出ミスの原因としては、媒体の欠陥、ノイズ、ディス
クの偏心やモータのワウフラッタがある。また、セクタ
マークはセクタの先頭に在るため、これを検出するとき
はＰＬＬによってデータに同期させたクロックを使えな
い、つまり非同期で検出する必要がある。

従って、本質的にセクタマークの構成パターン（本例で
はＩＯＴ及び６丁の”１”）の検出やその検出位置を記
憶する際に±１クロックずれる可能性がある。、（構成
パターンの検出は第９図のデコーダ９３に±１クロック
の冗長性を持たせることで対処できる。） 第１２図はこの様な状況を説明する図である。

この例では最初のＩＯＴパターンが９Ｔになり、しかも
後縁が欠けているため、パターン検出信号は１クロツタ
早く出力される。最後のＩＯＴは逆に後縁が伸びてＩＩ
Ｔになっているため検出信号は１クロツク遅れて出力さ
れる。更に、３個目の６Ｔが後縁が欠けて５丁になって
いるため検出信号は１クロツタ早く出力する。その結果
、しきい値回路８５への入力信号は３個以上のパターン
検出信号が同時に′ｌ゛となることはなくマーク検圧信
号は出力されない（１２１０）。

これを防ぐためにはしきい値レベルを例えば２個以上検
出されれば良いと言うように下げることも考えられるが
、しきい値レベルを下げることは誤検出の確率を高くす
ることになる。

また、近年この様な回路は他の回路と共にゲートアレイ
化されることが多いが、機器の小型化の要請が強まり、
ゲートアレイ化する際にも回路規模を極力小さくするこ
とが必要になっている。例えば第９図及び第１０図の幅
検出回路や検出位置ｇ己憶回路に（（２，７１ＲＬＬ変
調した後の）同一のチャネルクロックを供給した場合、
検ａ位置配憶回路部だけでシフトレジスタ１００３に６
０ビツト、シフトレジスタ１００４に４８ビツトのフリ
ップフロップが必要となり全体では１０００ゲ一ト程度
の規模になってしまう。また、幅検出回路８３と検圧位
置記憶回路８４にデータクロック（チャネルクロックの
ユ／２の周波数）を供給すれば、ｆｐＩＡ検出回路８３
検出位置記憶回路８４のフリップフロップ数は約半分に
なるが、幅検出回路８３に冗長性を持たせづらくなる。

つまり、データクロックの１周期をＴ（Ｔ’＝　　２ｘ
Ｔ　）とするとセクタマークの構成パターンは５Ｔ’　
と３７’になる。そのため、このパターン検圧にそれぞ
れ±１クロック分の冗長性を持たせると５７’　と訂゛
の区別がつがなくなる場合が生じるため検出精度を落と
すことになってしまう。

Ｌ問題点を解決するための手段］ 本発明は上記問題点を解決するために、所定のマーク信
号が記録された記録媒体から再生された再生信号の中か
ら所定のパターン信号を第１の周波数のクロックに同期
させて検出する手段と、上ｇ己検出手段により検出され
た複数パターン信号の検８されたタイミングを第１の周
波数より低い第２の周波数のクロックに同期させて記憶
する手段と、上記記憶手段から複数の信号を所定のタイ
ミングで入力し、その信号の数を判定し、所定数以上で
あればマーク検出信号を圧力する手段とを有するもので
ある。

本発明は更に、上記検出位置記憶手段から上記判定手段
への入力信号が上記第２のクロックの１クロック幅より
大きい幅のパルスとしたものである。

［作　用］ 本発明は上記構成により所定のマーク信号を精度良（検
出でき、回路規模を小さくすることを可能としたもので
ある。

［実施例］ 以下、本発明の一実施例を図面の簡単な説明する。

第１図は本発明のセクタマーク検出回路の一実施例を示
すブロック図である。

図において、１１は幅検出回路、１２はパターン検出位
置記憶回路、１３はしきい値回路、１０１は２値化され
た再生信号、１０２は６丁のパターンに対応する幅検出
信号、１０３はＩＯＴのパターンに対応する幅検８信号
、１０４〜１０８はパターン検出信号、１０９はセクタ
マーク検出信号、１４はチャネルクロック１１０及びデ
ータクロック１１１を発生するクロック発生器である。

光ディスクから再生ヘッドにより読み出され、二値化回
路により二値化された再生信号１０１は幅検出回路１１
に入力される。幅検出回路１１は例えば第２図のように
構成される。即ち、入力された２値化信号は、（２，７
）ＲＬＬ変調変調子ャネルクロック１１０に同期して１
３ビツトのシフトレジスタ２１に取込まれる。チャネル
クロック１１０を供給するのは、前述したように、セク
タマークを構成するパターンを区別して、かつ±１クロ
ック程度の検出冗長性を持たせるためである。二二でデ
コーダ２２は入力した２値化信号の“１”の幅が９Ｔ、
　］、ＯＴ　、ＩＩＴの場合にはパターン検出信号１０
２を出力するようにし、また入力した２値化信号の”１
”の幅が５Ｔ、６Ｔ、７丁の場合にはパターン検出信号
１０３を出力するように構成される。

例えば、シフトレジスタ２１の内容が ０１１１１１１１１１１０ｘ ０１１１１１１１１１０Ｘｘ の時に検出信号１０３を出力し、 ０１１１１１０ｘｘｘｘｘｘ ０１１１１１１０ｘｘｘｘｘ ０１１１１１１１０ｘｘｘｘ の時検出信号１０２を８カするようにすれば良い。

Ｘは　“０”、　”１”のどちらでも良い。

次にパターン検出信号１０２　、１０３は検出位置記憶
回路１２に送られる。この記憶回路には例えばデータク
ロック１１１が供給される。即ち、正確なパターン検出
が要求される幅検出回路１１には高周波数のチャネルク
ロックを供給し、検出位置記憶回路１２には低周波数の
データクロックで動かすことによって、チャネルクロッ
クで動かす場合に較べて位置検出回路のゲート数を約半
分にすることができる。その理由について簡単に説明す
る。

第７図のセクタマークの部分の再生信号（ｂ）をデータ
クロックで表わすと第５図（ｃ）の様になる。Ｐｉの位
置のパルスをＰ２の位置まで遅延させてしきい値回路へ
出力するためにはＰＬとＰ２の間のクロック数分のフリ
ップフロップが必要となる。っまり３＋３÷７÷３＋３
＋３＋３＋５＝３０ビット分のフリップフロップがあれ
ば良い。しかし、これをチャネルクロックを使用すると
その周期がデータクロックの周期の半分なので６０ビツ
ト分のフリップフロップが必要となってしまう。

従って、検出位置記憶回路にデータクロックを供給する
ことにより、フリップフロップの数を半分にでき、ゲー
トアレイ化したときのゲート数も半分にできる。

検出位置記憶回路１２の構成は第３図の様に構成されて
いる。しきい値回路１３への信号は、第１０図の回路と
異なり第３図の様にＯＲゲート３３〜３７によりシフト
レジスタ３１．３２の連続する数段の出力の論理和を取
ってｎクロック幅のパルスとして出力する。こうするこ
とによって遅いデータクロックを用いて検出位置記憶回
路を駆動する際に±１クロック程度の検圧位置のずれが
生じても安定にセクタマークを検出することができる。

第５図（ａ）　、　（ｂ）は本実施例のセクタマーク検
出動作のタイミングを説明する図である。２値化回路か
ら再生２値信号１０１が幅検出回路１１のシフトレジス
タ２１．デコーダ２２へ入力されると６Ｔ、　ＩＯＴの
パターン検出信号１０２，１０３が出力され、パターン
検出位置記憶回路１２のシフトレジスタ３２．３１へ入
力される。そして信号１０４〜１０８がゲート３３〜３
７により３クロック幅のパルスとして８カされる。これ
らの信号１０４〜１０８はしきい値回路１３へ送られ、
３個以上のパターン検出信号の３個以上が同時に発生し
ているのでセフタマーク検出信号１０９が出力される。

しかし第５図（ｂ）に示す様に、再生２値信号１０１の
中に９丁や５丁のパターンがあっても、信号１０４〜１
０８は３クロック幅で圧力されるので、ノイズやディス
クの偏心等によって数クロックずれることがあっても安
定した検出が可能である。また、しきい値回路へ入力す
るパルス幅を適当に選ぶことによって、本来の位置以外
でセクタマーク検出信号が出力されることはない。

尚、上記実施例は説明の都合上、（２，７）ＲＬＬ変調
を行なうことを仮定したが、変調方式にとられれること
なく幅検出回路１１と検出位置記憶回路１２に異なる周
波数のクロックを供給することによって検圧精度を落と
さずに回路規模を小さくすることが可能であることは言
うまでもない。

［他の実施例コ 前記実施例に於いて、しきい値回路は検出位置記憶回路
からの５本の入力を区別することな（処理している。つ
まり、ＩＯＴパターンからの入力２個と６丁パターンか
らの入力３個の計５個の内、例えば３個以上が所定のタ
イミングで検出されればマーク検出出力が発生する。従
って、第４図に示すように検出位置記憶回路に於いて、
ＩＯＴパターン用のシフトレジスタと６Ｔパターン用の
シフトレジスタを区別せずに共通化すれば、更にゲート
数を減らすことができる。この場合も、図示してはいな
いがシフトレジスタ４１とシフトレジスタ４３に異なる
周波数のクロックを供給する。尚、信号４０１は第５図
（ａ）の信号１０２と１０３の論理和をとった信号にな
る。

［発明の効果］ 以上説明したように、本発明によればセクタマーク等の
通常のデータとは異なる特殊マークを媒体の欠陥、偏心
、ノイズ、モータのワウフラッタなどに影響されず高精
度でかつ、小さな回路規模で検圧することが比来る。

【図面の簡単な説明】

第１図は本発明の１実施例を示すブロック図、第２図は
幅検出回路を示すブロック図、第３図はパターン検出位
置記憶回路を示すブロック図、第４図は他の実施例を説
明するブロック図、第５図（ａ）　、　（ｂ）　、　（
ｃ）は本発明のセクタマーク検出動作を説明するタイミ
ング図、第６図は光ディスクのセクタフォーマットの１
例を示す図、第７図ｉｔセクタマークの１例を示す図、
第８図は従来例を示すブロック図、第９図は従来例の幅
検出回路を示すブロック図、第１０図は従来例のパター
ン検圧位置配憶回路を示すブロック図、第］１図、第１
２図は従来例のセクタマーク検出動作を示すタイミング
図である。 １１は幅検出回路、１２は検出位置記憶回路、１３はし
きい値回路である。

Claims (2)

【特許請求の範囲】
1. （１）所定のマーク信号が記録された記録媒体から再生
   された再生信号の中から所定のパターン信号を第１の周
   波数のクロックに同期させて検出する手段と、 上記検出手段により検出された複数パターン信号の検出
   されたタイミングを第１の周波数より低い第２の周波数
   のクロックに同期させて記憶する手段と、 上記記憶手段から複数の信号を所定のタイミングで入力
   し、その信号の数を判定し、所定数以上であればマーク
   検出信号を出力する手段とを備えることを特徴とする情
   報記録再生装置におけるマーク検出装置。
2. （２）上記検出位置記憶手段から上記判定手段への入力
   信号が上記第２のクロックの１クロック幅より大きい幅
   のパルスであることを特徴とする前記特許請求の範囲第
   １項記載のマーク検出回路。