JPH04115536A - 平坦化処理法 - Google Patents

平坦化処理法

Info

Publication number
JPH04115536A
JPH04115536A JP23519490A JP23519490A JPH04115536A JP H04115536 A JPH04115536 A JP H04115536A JP 23519490 A JP23519490 A JP 23519490A JP 23519490 A JP23519490 A JP 23519490A JP H04115536 A JPH04115536 A JP H04115536A
Authority
JP
Japan
Prior art keywords
etching
film
sog
etchback
sog film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP23519490A
Other languages
English (en)
Inventor
Tomoyuki Kageyama
蔭山 知之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yamaha Corp
Original Assignee
Yamaha Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yamaha Corp filed Critical Yamaha Corp
Priority to JP23519490A priority Critical patent/JPH04115536A/ja
Publication of JPH04115536A publication Critical patent/JPH04115536A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、超LSI等の半導体装置の製造に用いられ
る平坦化処理法に関し、特にスピンオンガラス(以下、
SoGと略記する)膜をエッチバックする技術の改良に
関するものである。
[発明の概要] この発明は、SoG膜をエッチバックする際にC2F6
を主成分とするエツチングガスを用いることによりエッ
チバック量の制御性を改善したものである。
[従来の技術] 一般に、超LSI等の多層配線形成に際しては、半導体
ウェハ上で配線段差等に基づく非平坦面を平坦化処理し
てからその処理面上に次層の配線を形成することにより
断線等を防止して高信頼化を図っている。
従来、この種の平坦化処理法としては、ウェハの非平坦
状の上面を覆ってSoG膜を形成した後、このSoG膜
をドライエツチングによりエッチバックする方法が知ら
れている。この方法では、エツチングガスとして、CF
4又はCHF3を主成分とする混合ガスが用いられてい
た。
一般に、SoG膜は、シラノール化合物と溶剤からなる
溶液をウェハ上に滴下し、回転により均一に広げ、ベー
タし焼きしめることによって形成されるシリコンオキサ
イド系の薄膜であるが、無機SOG膜と有機SOG膜と
の二種類のものが知られている。無機SOG膜は、シラ
ノール化合物がSi(OH)4からなるものであり、有
機SOGは、シラノール化合物がR15i(OH) 4
−n  [RニーCH8,−Co Hs 。
C2H8等コからなるもので、眼中にメチル基やエチル
基のような有機物を含んでいる。
[発明が解決しようとする課題] 上記のようにCF a又はCHF5を主成分とするエツ
チングガスを用いるエッチバック工程にあっては、通常
のシリコンオキサイド膜に比べてSOG膜のエツチング
速度が高く、エッチバック量の制御が容易でなかった。
エツチング速度を下げるためには、高周波電力を低下さ
せればよいが、このようにすると、次の(イ)〜(ハ)
のような不都合が生ずる。
(イ)炭素、フッ素等のポリマーがデポジットされるた
め、エツチングが十分に行えない場合がある。また、反
応室の汚染を招く。
(ロ)ウニ八面内においてエツチング速度がばらつぎ、
均一なエツチングが行えないので、結果として歩留りが
低下する恐れがある。
(ハ)放電が不安定になり、再現性が悪化する。
この発明の目的は、これらの不都合を伴うことなくエッ
チバック量の制御性を改善した新規な平坦化処理法を提
供することにある。
[課題を解決するための手段] この発明は、ウェハの非平坦状の上面を覆ってSOG膜
を形成した後、このSOG膜を反応性イオンエツチング
によりエッチバックすることを含む平坦化処理法におい
て、前記反応性イオンエツチングではC2FAを主成分
とするエツチングガスを用いることを特徴とするもので
ある。
[作用] この発明の方法によれば、エツチングガスとしてイオン
発生効率の高いC2FBを主成分としたものを用いるの
で、高周波電力を低下させることでSOG膜に適したエ
ツチング速度が得られ、エッチバック量の制御が容易と
なる。また、高周波電力を低下させても従来のような不
都合は生じない。
[実施例] 第1図乃至第8図は、この発明を多層配線形成工程に適
用した一実施例を示すもので、各々の図に対応する工程
(1)〜(8)を順次に説明する。
(1)シリコン等の半導体基板10の表面にシリコンオ
キサイド等の絶縁膜12を形成した後、絶縁膜12上に
AJZ合金等の配線金属を被着してバターニングするこ
とにより1層目の配線層14を形成する。この後、基板
上面には、配線層14を覆うように例えばシリコンオキ
サイドをプラズマCVD法等により堆積して第1のCV
D膜1膜管6成する。
(2)次に、配線段差を平坦化すべく第1のCVD膜1
膜管6って有機SOG膜18を形成する。−例として、
基板上面に有機SOG液を回転塗布した後、窒素ガス中
で400℃30分の焼ぎしめを行なって溶剤を焼きとば
すことにより有機SOG膜18を形成する。有機SOG
膜18の膜厚は、シラノール化合物の濃度、塗布回転数
等を調整することで適宜制御可能である。
(3)次に、有$!l5OG膜18を反応性イオンエツ
チングによりエッチバックすることにより配線層14に
対応してCVD膜1膜管6部を露呈させると共に配線段
差部にSOG膜18の一部を残存させる。
エッチバックに際しては、平行平板型の反応性イオンエ
ツチング装置を用い、エツチングガスとしてはC2Fa
を主成分としてこれにHe、N2゜02を添加した混合
ガスを用いる。高周波電力、N2.02の流量等を調整
することで所望のエツチング速度を得ることができる。
−例として、電極間隔が6mmである平行平板型の反応
性イオンエツチング装置において、C2FBを20se
cm。
Heを88secmとすると共にこれらの混合ガスに対
してN2と02を各々2〜3 secm添加することに
より高周波電力160W程度で良好なエツチング特性が
得られる。
(4)次に、CVD1i16の露呈部分及び有機SOG
膜18の残存部分を覆って無機SOG膜20を形成する
。この無1i1sOG膜20は、前述した有機5OGl
i18と同様の方法で形成することができる。
(5)次に、無機5OGlli20をエッチバックする
ことにより配線層14に対応してCVD膜16の一部を
露呈させると共に配線段差部にSOG膜20の一部を残
存させる。このエッチバック工程では、第3図で述べた
と同様にして反応性イオンエツチングを行なうが、エツ
チング条件は無機SOG[20に適するように若干変更
してもよい。
(6)次に、CVD膜16の露呈部分及び無機SOG膜
20の残存部分を覆って例えばシリコンオキサイドをプ
ラズマCVD法等により堆積して第2のCVD膜22を
形成する。
(7)この後、ホトレジストをマスクとするドライエツ
チングにより配線層14上のCV DllilB、 2
2の一部にコンタクト孔24を形成する。
(8)この後は、CVD[22の上にA1合金等の配線
金属を被着してバターニングすることにより2層目の配
線層26を形成する。第8図の配線構造は、コンタクト
孔24の内壁にSOG膜18.20が露出していないの
で、導通不良や配線腐蝕が生じにくく、信頼性が高いも
のである。
上記した第3図及び第5図のエッチバック工程では、C
2Fgを主成分とするエツチングガスを用いて反応性イ
オンエツチングを実行したので、高周波電力、N2,0
2の流量等の調整により有機SOG膜18及び無機SO
G膜20に適したエツチング速度を設定可能となり、例
えばCVD膜16がほぼ露呈された時点でエツチングを
停止するようにエッチバック量を制御するのが従来法に
比べて容易であった。その上、高周波電力を低下させて
も、ポリマーのデポジションがなく、エツチング速度の
ウニ八面内での分布が均一であり、放電が安定していた
[発明の効果] 以上のように、この発明によれば、SOG膜を反応性イ
オンエツチングによりエッチバックする際にC2F、を
主成分とするエツチングガスな用いたので、SOG膜に
適したエツチング速度でエッチバックを行なうことがで
き、エッチバック量の制御が容易となる効果が得られる
その上、所望のエツチング速度を得るために高周波電力
を低下させても、(a)ポリマーのデポジションがない
ため反応室をクリーンに保てること、(b)エツチング
速度のウニ八面内での分布が均一であり、高歩留りが得
られること、(C)放電が安定して得られ、再現性が良
好であることなどの効果も得られる。
第1図鴬l CVDJPJf6m)
【図面の簡単な説明】
第1図乃至第8図は、この発明を多層配線形成工程に適
用した一実施例を示す基板断面図である。 lO・・・半導体基板、12・・・絶縁膜、14.26
・・・配線層、16.22・CV D膜、18−・・有
機S OGli、 20・・・無機5OGII!、24
・・・コンタクト孔。

Claims (1)

  1. 【特許請求の範囲】 ウエハの非平坦状の上面を覆ってスピンオンガラス膜を
    形成した後、このスピンオンガラス膜を反応性イオンエ
    ッチングによりエッチバックすることを含む平坦化処理
    法において、 前記反応性イオンエッチングではC_2F_6を主成分
    とするエッチングガスを用いることを特徴とする平坦化
    処理法。
JP23519490A 1990-09-05 1990-09-05 平坦化処理法 Pending JPH04115536A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23519490A JPH04115536A (ja) 1990-09-05 1990-09-05 平坦化処理法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23519490A JPH04115536A (ja) 1990-09-05 1990-09-05 平坦化処理法

Publications (1)

Publication Number Publication Date
JPH04115536A true JPH04115536A (ja) 1992-04-16

Family

ID=16982477

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23519490A Pending JPH04115536A (ja) 1990-09-05 1990-09-05 平坦化処理法

Country Status (1)

Country Link
JP (1) JPH04115536A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6060397A (en) * 1995-07-14 2000-05-09 Applied Materials, Inc. Gas chemistry for improved in-situ cleaning of residue for a CVD apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6060397A (en) * 1995-07-14 2000-05-09 Applied Materials, Inc. Gas chemistry for improved in-situ cleaning of residue for a CVD apparatus

Similar Documents

Publication Publication Date Title
US5426076A (en) Dielectric deposition and cleaning process for improved gap filling and device planarization
EP0826791B1 (en) Method of forming interlayer insulating film
US5849640A (en) In-situ SOG etchback and deposition for IMD process
JPH0548617B2 (ja)
US5567658A (en) Method for minimizing peeling at the surface of spin-on glasses
US6114253A (en) Via patterning for poly(arylene ether) used as an inter-metal dielectric
JPS63117423A (ja) 二酸化シリコンのエツチング方法
JPS61144043A (ja) 半導体基板へのガラス層形成方法
JP2950110B2 (ja) プラズマエッチング方法
JPH04115536A (ja) 平坦化処理法
US5509995A (en) Process for anisotropically etching semiconductor material
JPH0432228A (ja) ドライエッチング方法およびこれを用いた半導体装置の製造方法
JP3192903B2 (ja) 半導体装置の製造方法および半導体製造装置
KR100200300B1 (ko) 반도체소자의 평탄화절연막 형성방법
JPH03769B2 (ja)
JPH0329298B2 (ja)
JPH0265256A (ja) 半導体装置の製造方法
US6277747B1 (en) Method for removal of etch residue immediately after etching a SOG layer
JP3217280B2 (ja) ドライエッチング後処理方法とmos型半導体装置の製造方法
JPH04170027A (ja) ドライエッチング方法
JP3022740B2 (ja) 半導体装置の製造方法
JP3197315B2 (ja) 半導体装置の製造方法
JPH03185823A (ja) 半導体装置の製造方法
KR100268859B1 (ko) 반도체 장치의 금속 배선형 방법
JPH0273652A (ja) 半導体装置の製造方法