JPH0329298B2 - - Google Patents
Info
- Publication number
- JPH0329298B2 JPH0329298B2 JP59223351A JP22335184A JPH0329298B2 JP H0329298 B2 JPH0329298 B2 JP H0329298B2 JP 59223351 A JP59223351 A JP 59223351A JP 22335184 A JP22335184 A JP 22335184A JP H0329298 B2 JPH0329298 B2 JP H0329298B2
- Authority
- JP
- Japan
- Prior art keywords
- heat
- insulating film
- resistant resin
- heat treatment
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/47—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts comprising two or more dielectric layers having different properties, e.g. different dielectric constants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/48—Insulating materials thereof
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
〔産業上の利用分野〕
本発明は、半導体装置の多層配線における層間
絶縁膜の形成方法に関するものである。 配線間の層間絶縁膜は、多層配線による高集積
化を要する現在、配線不要を防止する為に極めて
重要な役割を担つている。 〔従来の技術〕 多層配線工程においては、上層配線のステツプ
カバレツジを良好に保つため層間絶縁膜の表面を
平坦化する技術が種々提案されている。ここで
は、耐熱性樹脂を使用して層間絶縁膜を平坦に形
成する方法を第７図を参照して説明する。 シリコン等の半導体基板１表面に二酸化シリコ
ン（SiO2）膜２を形成し、アルミニウムシリコ
ン合金を被着し、パターニングして下層配線層３
とする。次いでCVD（Chemical Vapour
Deposition）法で全面にリンシリケートガラス
（以下PSGと略示する）層を形成して下層絶縁膜
４とし、全面に耐熱性樹脂層５を塗布し120℃で
30分間、次いで300℃で30分間熱処理をした後全
面から均一深さでエツチングをするコントロール
エツチングを施し、さらに全面に上層絶縁膜６を
形成する。そして上下の絶縁膜４，６を通るスル
ーホールを開孔し、上層配線層７を形成する。 以上は特願昭59−021835によるものである。 〔発明が解決しようとする問題点〕 前述の工程では、300℃で30分間の熱処理を行
つてからコントロールエツチングを施しているが
300℃では、樹脂に対する処理が十分でないため
にコントロールエツチング後の絶縁膜成長時（〜
450℃程度の成長温度）に樹脂が含んでいるメチ
ル基やOH基等が分解してガスが発生する。この
ガスは上層に絶縁膜があるために逃げ場を失い、
樹脂層中にたまり、ついには絶縁膜の破裂に至
り、バブリング現象という不良をおこす。この現
象を防ぐために樹脂が十分に熱処理される温度、
たとえば400℃程度に上げると、樹脂膜の厚い部
分で体積収縮によるクラツクが発生するという問
題が生じてくる。 上記工程におけるバブリング，クラツクの発生
率は高く、70〜80％の製品不良に至ることがあ
る。 本発明は、このような問題点を解決することを
目的とするものである。 〔問題点を解決するための手段〕 本発明では上記問題点を解決するために、表面
に電極配線パターンを有する基板上に、絶縁膜を
被着する工程と、全面に耐熱性樹脂溶液を塗布す
る工程と、該耐熱性樹脂溶液中の溶媒除去のため
の第一の熱処理を行う工程と、該耐熱性樹脂及び
該絶縁膜のエツチング速度をほぼ等しくしてエツ
チングを施し、少なくとも後に前記第一の熱処理
よりも高い温度で行う第二の熱処理においてクラ
ツクが生じない膜厚になるまで該耐熱性樹脂を薄
膜化する工程と、該耐熱性樹脂中の、熱処理によ
り気化する成分を除去するための第二の熱処理を
行う工程とを含むように製造することで達成す
る。 〔作 用〕 上記層間絶縁膜の形成方法において、第１の熱
処理は耐熱性樹脂に含まれる溶媒を除去できる低
温（200℃以下）で行う。実施例ではポリラダー
オルガノシロキサン（以下PLOSと略す）に含ま
れる溶媒，エチレングリコールモノブチルエーテ
ルアセテートを除去できる。 次いで耐熱性樹脂層と該絶縁膜のエツチング速
度を等しくして反応性イオンエツチングで全面を
均一深さにエツチングし該耐熱性樹脂層を薄くす
る（平坦部ではなくなるようにするのがよい。） この結果、該耐熱性樹脂及び該絶縁膜の表面を
なめらかにすることができる。この後高温（400
℃以上）で第２の熱処理を行うが全面エツチング
により膜厚が薄くなつているため体積収縮の影響
は小さくなりクラツクの発生がおさえられる。し
たがつて、従来例よりも高温の熱処理が可能とな
り樹脂中に含まれるメチル基等はこの高温熱処理
によつて外部へ飛散することができる。 〔実施例〕 第１図〜第６図を参照して説明する。 第１図では、シリコン等の半導体基板１１の表
面上に例えばCVD（Chemical Vapor
Deposition）法でSiO2膜１２を形成後、下層配
線層１３を厚さ1.0μmにアルミニウム（Al）で形
成する。配線材料は金，タングステン等でもよ
い。第２図では、該下層配線層１３および該
SiO2膜１２上にCVD法で厚さ0.7μmにリンシリ
ケートガラス（以下PSGと略す）を形成し、下
層絶縁膜１４とする。絶縁材料はPSGのかわり
にシリコン窒化膜，二酸化シリコン等でもよい。 第３図では、該下層絶縁膜１４上全面に耐熱性
樹脂であるPLOS15（Poly−Ladder−Organo−
Siloxane）をスピンナーで回転塗布し、平坦部
の膜厚ｔが0.5μmになるように積層し、120〜160
℃で30〜60分間第１の熱処理を行い該樹脂に含ま
れるエチレングリコールモノブチルエーテルアセ
テート等の残留溶媒を除去する。この樹脂のかわ
りにポリイミド，耐熱性ホトレジスト等使用して
もよい。 第４図では耐熱性樹脂の全面に四弗化炭素
（CF4）と三弗化メタン（CHF3）の混合ガス中で
反応性イオンエツチング（以下RIEと略す）を施
す。このとき該下層絶縁膜１４と該樹脂層１５の
エツチング速度は等しくなるようにして0.5〜
0.7μm程度コントロールエツチングをする。エツ
チングは樹脂が段差部にのみ残るまで行う。この
とき段差部の樹脂の厚さは0.3〜0.5μmになる。コ
ントロールエツチングの条件は下層絶縁膜と耐熱
性樹脂の材料に応じて選択する。 第５図では、該樹脂層１５がコントロールエツ
チングにより平坦化され凹部のみに残されて埋め
込まれた状態で400〜450℃の第２の熱処理を30〜
60分間施し、組成的に安定にする。次いで上層絶
縁膜１６をCVD法で形成する。 第６図では電極部にフオトリソグラフイ法でス
ルーホールを開孔し、上層配線層１７を形成し、
以下同様に多層配線を行う。 上記方法によれば従来の熱処理で70〜80％の割
合で生じていたクラツク及びバブリング現象によ
る製品不良をなくすことができる。 〔表１〕は、実施例で示した工程において、５
cm2当りのクラツク発生数のPLOSの平坦部での塗
布膜厚ｔ及び60分間の第２の熱処理温度に対する
依存性を調査した結果である。 この表によれば、第２の熱処理温度が400℃の
場合、平坦部の塗布膜厚ｔは0.2μm以下にすれば
クラツクは発生しないことがわかる。300℃以下
の条件では、後のCVD法による絶縁膜の成長工
程で、バブリング現象が発生するために採用でき
ない。
絶縁膜の形成方法に関するものである。 配線間の層間絶縁膜は、多層配線による高集積
化を要する現在、配線不要を防止する為に極めて
重要な役割を担つている。 〔従来の技術〕 多層配線工程においては、上層配線のステツプ
カバレツジを良好に保つため層間絶縁膜の表面を
平坦化する技術が種々提案されている。ここで
は、耐熱性樹脂を使用して層間絶縁膜を平坦に形
成する方法を第７図を参照して説明する。 シリコン等の半導体基板１表面に二酸化シリコ
ン（SiO2）膜２を形成し、アルミニウムシリコ
ン合金を被着し、パターニングして下層配線層３
とする。次いでCVD（Chemical Vapour
Deposition）法で全面にリンシリケートガラス
（以下PSGと略示する）層を形成して下層絶縁膜
４とし、全面に耐熱性樹脂層５を塗布し120℃で
30分間、次いで300℃で30分間熱処理をした後全
面から均一深さでエツチングをするコントロール
エツチングを施し、さらに全面に上層絶縁膜６を
形成する。そして上下の絶縁膜４，６を通るスル
ーホールを開孔し、上層配線層７を形成する。 以上は特願昭59−021835によるものである。 〔発明が解決しようとする問題点〕 前述の工程では、300℃で30分間の熱処理を行
つてからコントロールエツチングを施しているが
300℃では、樹脂に対する処理が十分でないため
にコントロールエツチング後の絶縁膜成長時（〜
450℃程度の成長温度）に樹脂が含んでいるメチ
ル基やOH基等が分解してガスが発生する。この
ガスは上層に絶縁膜があるために逃げ場を失い、
樹脂層中にたまり、ついには絶縁膜の破裂に至
り、バブリング現象という不良をおこす。この現
象を防ぐために樹脂が十分に熱処理される温度、
たとえば400℃程度に上げると、樹脂膜の厚い部
分で体積収縮によるクラツクが発生するという問
題が生じてくる。 上記工程におけるバブリング，クラツクの発生
率は高く、70〜80％の製品不良に至ることがあ
る。 本発明は、このような問題点を解決することを
目的とするものである。 〔問題点を解決するための手段〕 本発明では上記問題点を解決するために、表面
に電極配線パターンを有する基板上に、絶縁膜を
被着する工程と、全面に耐熱性樹脂溶液を塗布す
る工程と、該耐熱性樹脂溶液中の溶媒除去のため
の第一の熱処理を行う工程と、該耐熱性樹脂及び
該絶縁膜のエツチング速度をほぼ等しくしてエツ
チングを施し、少なくとも後に前記第一の熱処理
よりも高い温度で行う第二の熱処理においてクラ
ツクが生じない膜厚になるまで該耐熱性樹脂を薄
膜化する工程と、該耐熱性樹脂中の、熱処理によ
り気化する成分を除去するための第二の熱処理を
行う工程とを含むように製造することで達成す
る。 〔作 用〕 上記層間絶縁膜の形成方法において、第１の熱
処理は耐熱性樹脂に含まれる溶媒を除去できる低
温（200℃以下）で行う。実施例ではポリラダー
オルガノシロキサン（以下PLOSと略す）に含ま
れる溶媒，エチレングリコールモノブチルエーテ
ルアセテートを除去できる。 次いで耐熱性樹脂層と該絶縁膜のエツチング速
度を等しくして反応性イオンエツチングで全面を
均一深さにエツチングし該耐熱性樹脂層を薄くす
る（平坦部ではなくなるようにするのがよい。） この結果、該耐熱性樹脂及び該絶縁膜の表面を
なめらかにすることができる。この後高温（400
℃以上）で第２の熱処理を行うが全面エツチング
により膜厚が薄くなつているため体積収縮の影響
は小さくなりクラツクの発生がおさえられる。し
たがつて、従来例よりも高温の熱処理が可能とな
り樹脂中に含まれるメチル基等はこの高温熱処理
によつて外部へ飛散することができる。 〔実施例〕 第１図〜第６図を参照して説明する。 第１図では、シリコン等の半導体基板１１の表
面上に例えばCVD（Chemical Vapor
Deposition）法でSiO2膜１２を形成後、下層配
線層１３を厚さ1.0μmにアルミニウム（Al）で形
成する。配線材料は金，タングステン等でもよ
い。第２図では、該下層配線層１３および該
SiO2膜１２上にCVD法で厚さ0.7μmにリンシリ
ケートガラス（以下PSGと略す）を形成し、下
層絶縁膜１４とする。絶縁材料はPSGのかわり
にシリコン窒化膜，二酸化シリコン等でもよい。 第３図では、該下層絶縁膜１４上全面に耐熱性
樹脂であるPLOS15（Poly−Ladder−Organo−
Siloxane）をスピンナーで回転塗布し、平坦部
の膜厚ｔが0.5μmになるように積層し、120〜160
℃で30〜60分間第１の熱処理を行い該樹脂に含ま
れるエチレングリコールモノブチルエーテルアセ
テート等の残留溶媒を除去する。この樹脂のかわ
りにポリイミド，耐熱性ホトレジスト等使用して
もよい。 第４図では耐熱性樹脂の全面に四弗化炭素
（CF4）と三弗化メタン（CHF3）の混合ガス中で
反応性イオンエツチング（以下RIEと略す）を施
す。このとき該下層絶縁膜１４と該樹脂層１５の
エツチング速度は等しくなるようにして0.5〜
0.7μm程度コントロールエツチングをする。エツ
チングは樹脂が段差部にのみ残るまで行う。この
とき段差部の樹脂の厚さは0.3〜0.5μmになる。コ
ントロールエツチングの条件は下層絶縁膜と耐熱
性樹脂の材料に応じて選択する。 第５図では、該樹脂層１５がコントロールエツ
チングにより平坦化され凹部のみに残されて埋め
込まれた状態で400〜450℃の第２の熱処理を30〜
60分間施し、組成的に安定にする。次いで上層絶
縁膜１６をCVD法で形成する。 第６図では電極部にフオトリソグラフイ法でス
ルーホールを開孔し、上層配線層１７を形成し、
以下同様に多層配線を行う。 上記方法によれば従来の熱処理で70〜80％の割
合で生じていたクラツク及びバブリング現象によ
る製品不良をなくすことができる。 〔表１〕は、実施例で示した工程において、５
cm2当りのクラツク発生数のPLOSの平坦部での塗
布膜厚ｔ及び60分間の第２の熱処理温度に対する
依存性を調査した結果である。 この表によれば、第２の熱処理温度が400℃の
場合、平坦部の塗布膜厚ｔは0.2μm以下にすれば
クラツクは発生しないことがわかる。300℃以下
の条件では、後のCVD法による絶縁膜の成長工
程で、バブリング現象が発生するために採用でき
ない。
以上説明したように本発明のごとく第１の熱処
理後耐熱性樹脂と絶縁膜のエツチング速度を等し
くしてコントロールエツチングを行えば、樹脂及
び絶縁膜表面を平坦に保ちつつ、樹脂膜厚を薄く
することが可能となるので、従来より高温で第２
の熱処理を行つてもクラツクは発生しない。 また、第２の熱処理が従来よりも高温で行なえ
るので、後工程でCVD法等により絶縁膜を成長
してもバブリング現象が起きることもない。 本工程を採用した結果、クラツク，バブリング
現象の不良を回避できる。
理後耐熱性樹脂と絶縁膜のエツチング速度を等し
くしてコントロールエツチングを行えば、樹脂及
び絶縁膜表面を平坦に保ちつつ、樹脂膜厚を薄く
することが可能となるので、従来より高温で第２
の熱処理を行つてもクラツクは発生しない。 また、第２の熱処理が従来よりも高温で行なえ
るので、後工程でCVD法等により絶縁膜を成長
してもバブリング現象が起きることもない。 本工程を採用した結果、クラツク，バブリング
現象の不良を回避できる。
第１図〜第６図は本発明の実施例における各工
程の配線部断面図、第７図は従来方法における完
成した配線断面図である。 １１…半導体基板、１２…SiO2膜、１３…下
層配線層、１４…下層絶縁膜、１５…耐熱性樹
脂、１６…上層絶縁膜、１７…上層配線層。
程の配線部断面図、第７図は従来方法における完
成した配線断面図である。 １１…半導体基板、１２…SiO2膜、１３…下
層配線層、１４…下層絶縁膜、１５…耐熱性樹
脂、１６…上層絶縁膜、１７…上層配線層。
Claims (1)
- 【特許請求の範囲】 １ 表面に電極配線パターンを有する基板上に、
絶縁膜を被着する工程と、 全面に耐熱性樹脂溶液を塗布する工程と、 該耐熱性樹脂溶液中の溶媒除去のための第一の
熱処理を行う工程と、 該耐熱性樹脂及び該絶縁膜のエツチング速度を
ほぼ等しくしてエツチングを施し、少なくとも後
に前記第一の熱処理よりも高い温度で行う第二の
熱処理においてクラツクが生じない膜厚になるま
で該耐熱性樹脂を薄膜化する工程と、 該耐熱性樹脂中の、熱処理により気化する成分
を除去するための第二の熱処理を行う工程とを含
むことを特徴とする層間絶縁膜の形成方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223351A JPS61116858A (ja) | 1984-10-24 | 1984-10-24 | 層間絶縁膜の形成方法 |
| KR1019850000744A KR900004968B1 (ko) | 1984-02-10 | 1985-02-06 | 반도체장치 제조방법 |
| US06/698,901 US4654113A (en) | 1984-02-10 | 1985-02-06 | Process for fabricating a semiconductor device |
| DE8585300829T DE3586109D1 (de) | 1984-02-10 | 1985-02-08 | Verfahren zum herstellen einer verbindungsstruktur von einer halbleiteranordnung. |
| EP85300829A EP0154419B1 (en) | 1984-02-10 | 1985-02-08 | Process for producing an interconnection structure of a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223351A JPS61116858A (ja) | 1984-10-24 | 1984-10-24 | 層間絶縁膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116858A JPS61116858A (ja) | 1986-06-04 |
| JPH0329298B2 true JPH0329298B2 (ja) | 1991-04-23 |
Family
ID=16796799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59223351A Granted JPS61116858A (ja) | 1984-02-10 | 1984-10-24 | 層間絶縁膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116858A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0669038B2 (ja) * | 1984-12-19 | 1994-08-31 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPS61196555A (ja) * | 1985-02-26 | 1986-08-30 | Nec Corp | 多層配線の形成方法 |
| FR2588418B1 (fr) * | 1985-10-03 | 1988-07-29 | Bull Sa | Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant |
| JPS62295437A (ja) * | 1986-06-14 | 1987-12-22 | Yamaha Corp | 多層配線形成法 |
| JPH03201438A (ja) * | 1989-12-28 | 1991-09-03 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR970023723A (ko) * | 1995-10-20 | 1997-05-30 | 김주용 | 반도체 소자의 금속 배선 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5768050A (en) * | 1980-10-15 | 1982-04-26 | Hitachi Ltd | Multilayer wire structure and manufacture thereof |
-
1984
- 1984-10-24 JP JP59223351A patent/JPS61116858A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61116858A (ja) | 1986-06-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0137927A2 (en) | Process for the controlled etching of tapered vias in borosilicate glass dielectrics | |
| JPH0722160B2 (ja) | 集積回路上の絶縁性構成体及びその製造方法 | |
| US5393709A (en) | Method of making stress released VLSI structure by the formation of porous intermetal layer | |
| KR970007114B1 (ko) | 반도체 소자 제조 방법 | |
| JP3077990B2 (ja) | 半導体装置の製造方法 | |
| JPH0329298B2 (ja) | ||
| JPS586306B2 (ja) | ハンドウタイソウチノ セイゾウホウホウ | |
| JP2928409B2 (ja) | 半導体装置の製造方法 | |
| JPH0565049B2 (ja) | ||
| JPH04370934A (ja) | 半導体装置の製造方法 | |
| JPH0265256A (ja) | 半導体装置の製造方法 | |
| JPS6165459A (ja) | 半導体装置の製造方法 | |
| JPS63302537A (ja) | 集積回路の製造方法 | |
| JPH01207931A (ja) | 半導体装置の製造方法 | |
| JPS5935451A (ja) | 層間絶縁膜の形成方法 | |
| JPH0427703B2 (ja) | ||
| JPS61154148A (ja) | 半導体装置の製造方法 | |
| JPS63164342A (ja) | 絶縁膜形成方法 | |
| JPH11251312A (ja) | 半導体装置の製造方法 | |
| JPH0583177B2 (ja) | ||
| JPS5946419B2 (ja) | 半導体装置におけるポリイミド膜の形成方法 | |
| JPH09167761A (ja) | Ｓｏｇ膜の形成方法 | |
| JPH0534839B2 (ja) | ||
| JPH06349951A (ja) | 半導体装置の製造方法 | |
| JPH01108109A (ja) | 平坦膜およびその形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |