JPH04115570A - マスタースライス半導体集積回路 - Google Patents
マスタースライス半導体集積回路Info
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- JPH04115570A JPH04115570A JP23471790A JP23471790A JPH04115570A JP H04115570 A JPH04115570 A JP H04115570A JP 23471790 A JP23471790 A JP 23471790A JP 23471790 A JP23471790 A JP 23471790A JP H04115570 A JPH04115570 A JP H04115570A
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- channel transistors
- down resistor
- integrated circuit
- semiconductor integrated
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Links
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- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 102000004129 N-Type Calcium Channels Human genes 0.000 abstract 5
- 108090000699 N-Type Calcium Channels Proteins 0.000 abstract 5
- 238000010586 diagram Methods 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 2
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- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マスタースライス半導体集積回路において、
プルダウン抵抗用トランジスタの構成に間するものであ
る。
プルダウン抵抗用トランジスタの構成に間するものであ
る。
［従来の技術］
従来のマスタースライス半導体集積回路は。
プルダウン抵抗を必要とする場合、チップ外部に抵抗を
付けるか、入出力セルを用いてＮチャンネルトランジス
タをプルダウン抵抗用トランジスタとして固定し専用型
であった。
付けるか、入出力セルを用いてＮチャンネルトランジス
タをプルダウン抵抗用トランジスタとして固定し専用型
であった。
［発明が解決しようとする課題］
しかし前述の従来技術ではチップ外部に抵抗をつけると
、チップ周辺の配線が複雑になりチップを含めた実装効
率が低下し、外付は部品数が増えコスト高になるという
問題点があった。また、入出力セルにプルダウン抵抗を
内蔵している場合、固定された専用型であるため使用し
ないときもチップ面積を必要とし抵抗値が固定であると
いう問題点を有する。
、チップ周辺の配線が複雑になりチップを含めた実装効
率が低下し、外付は部品数が増えコスト高になるという
問題点があった。また、入出力セルにプルダウン抵抗を
内蔵している場合、固定された専用型であるため使用し
ないときもチップ面積を必要とし抵抗値が固定であると
いう問題点を有する。
そこで本発明はこのような問題点を解決するもので、其
の目的とするところは、マスクスライス型ゲートアレイ
で専用論理回路を実現する場合の配線工程のみでプルダ
ウン抵抗ができるマスタースライス半導体集積回路を提
供することが目的である。
の目的とするところは、マスクスライス型ゲートアレイ
で専用論理回路を実現する場合の配線工程のみでプルダ
ウン抵抗ができるマスタースライス半導体集積回路を提
供することが目的である。
［課題を解決するための手段］
本発明のマスタースライス半導体集積回路は、 ａ
）多数個の内部論理ゲートセル（以下ベーシックセルと
略す）を２次元行列状に配列してなるマスタースライス
半導体集積回路において ｂ）チップ外部からの信号が入力される入出力セルのＰ
チャンネルトランジスタ及びＮチャンネルトランジスタ
と Ｃ）ベーシックセル３用いたＮチャンネルトランジスタ
と ｄ）ゲート電極をＶｄｄ＋に固定された複数個の前記Ｎ
チャンネルトランジスタのうち１個以上の前記Ｎチャン
ネルトランジスタのソス電極をＶｓｓ−の電位に固定し
、１個以上のＮチャンネルトランジスタのドレイン拡散
領域と前記入出力セルを電気的に接続することを特徴と
する、 ［実施例コ 以下に本発明について、実施例に基づき詳細に説明する
。
）多数個の内部論理ゲートセル（以下ベーシックセルと
略す）を２次元行列状に配列してなるマスタースライス
半導体集積回路において ｂ）チップ外部からの信号が入力される入出力セルのＰ
チャンネルトランジスタ及びＮチャンネルトランジスタ
と Ｃ）ベーシックセル３用いたＮチャンネルトランジスタ
と ｄ）ゲート電極をＶｄｄ＋に固定された複数個の前記Ｎ
チャンネルトランジスタのうち１個以上の前記Ｎチャン
ネルトランジスタのソス電極をＶｓｓ−の電位に固定し
、１個以上のＮチャンネルトランジスタのドレイン拡散
領域と前記入出力セルを電気的に接続することを特徴と
する、 ［実施例コ 以下に本発明について、実施例に基づき詳細に説明する
。
第１図は本発明のマスタースライス半導体集積回路に内
蔵するプルダウン抵抗用Ｎチャンネルトランジスタの構
成を示すものである。
蔵するプルダウン抵抗用Ｎチャンネルトランジスタの構
成を示すものである。
第１図において、１１は入出力端子、１２はプルダウン
抵抗用Ｎチャンネルトランジスタ、１３は入力インバー
タ回路である。プルダウン抵抗用Ｎチャンネルトランジ
スタ１２は入出力端子１１および入力インバータ回路１
３に接続されている。また、プルダウン抵抗用Ｎチャン
ネルトランジスタ１２のゲート電極はＶｄｄ＋に接続し
、ソース電極はＶｓＳ−に接続している。つぎにマスタ
ースライス半導体集積回路で前記プルダウン抵抗用Ｎチ
ャンネルトランジスタを構成する手段について説明する
。
抵抗用Ｎチャンネルトランジスタ、１３は入力インバー
タ回路である。プルダウン抵抗用Ｎチャンネルトランジ
スタ１２は入出力端子１１および入力インバータ回路１
３に接続されている。また、プルダウン抵抗用Ｎチャン
ネルトランジスタ１２のゲート電極はＶｄｄ＋に接続し
、ソース電極はＶｓＳ−に接続している。つぎにマスタ
ースライス半導体集積回路で前記プルダウン抵抗用Ｎチ
ャンネルトランジスタを構成する手段について説明する
。
まず第２図はマスタースライス半導体集積回路にアレイ
状に配列される内部論理ゲートセルであるベーシックセ
ルの一例を示すパターン図である。第２図において２３
．２４は絶縁ゲート電界効果型トランジスタ（以下ＭＯ
３ＦＥＴと略す）のゲート電極となるポリシリコンであ
り、２１はＮ十拡散であり、２２はＰ＋拡散である。２
３．２４とＮ十拡散２１の重なった部分にそれぞれＮ型
ＭＯ３ＦＥＴ２５．２６が形成されている。また、ポリ
シリコン２３．２４とＰ＋拡散２２の重なった部分にそ
れぞれＰ型ＭＯ８ＦＥＴ２７゜２８が形成されている。
状に配列される内部論理ゲートセルであるベーシックセ
ルの一例を示すパターン図である。第２図において２３
．２４は絶縁ゲート電界効果型トランジスタ（以下ＭＯ
３ＦＥＴと略す）のゲート電極となるポリシリコンであ
り、２１はＮ十拡散であり、２２はＰ＋拡散である。２
３．２４とＮ十拡散２１の重なった部分にそれぞれＮ型
ＭＯ３ＦＥＴ２５．２６が形成されている。また、ポリ
シリコン２３．２４とＰ＋拡散２２の重なった部分にそ
れぞれＰ型ＭＯ８ＦＥＴ２７゜２８が形成されている。
第３図は第２図のベーシックセルに配線層を加え、プル
ダウン抵抗用Ｎチャンネルトランジスタとして用いる場
合をしめす。第３図において簡単化のため、ポリシリコ
ンとアルミ配線とを接続するコンタクトホール及びＮ：
＋拡散もしくはＰ＋拡散とアルミ配線とを接続するコン
タクトホールをＸ印で表し、またコンタクトホールから
取り出されたアルミ配線を１本の直線で表している。さ
てＮ型ＭＯＳＦＥＴ２５のゲートｔｆ！が３１．ソース
電極が３２．ドレイン電極が３３となっている。
ダウン抵抗用Ｎチャンネルトランジスタとして用いる場
合をしめす。第３図において簡単化のため、ポリシリコ
ンとアルミ配線とを接続するコンタクトホール及びＮ：
＋拡散もしくはＰ＋拡散とアルミ配線とを接続するコン
タクトホールをＸ印で表し、またコンタクトホールから
取り出されたアルミ配線を１本の直線で表している。さ
てＮ型ＭＯＳＦＥＴ２５のゲートｔｆ！が３１．ソース
電極が３２．ドレイン電極が３３となっている。
また、Ｐ型ＭＯＳＦＥＴ２７のゲートを極が３１、ソー
ス電極およびトレイン電極はういている。そして、Ｎ型
ＭＯＳＦＥＴ２５のソス電極３２は負極の電源電位であ
るＶｓｓに接続され、Ｎ型ＭＯＳＦＥＴ２５のゲト電極
３１は正極の電源電位であるＶｄｄ十に接続され、Ｎ型
ＭＯＳＦＥＴ２５のドレイン電極３３は前記入力インバ
ータ回路および前記入出力端子と信号３４で接続されて
いる。
ス電極およびトレイン電極はういている。そして、Ｎ型
ＭＯＳＦＥＴ２５のソス電極３２は負極の電源電位であ
るＶｓｓに接続され、Ｎ型ＭＯＳＦＥＴ２５のゲト電極
３１は正極の電源電位であるＶｄｄ十に接続され、Ｎ型
ＭＯＳＦＥＴ２５のドレイン電極３３は前記入力インバ
ータ回路および前記入出力端子と信号３４で接続されて
いる。
以上の構成によりプルダウン抵抗用Ｎチャンネルトラン
ジスタ回路が構成される。
ジスタ回路が構成される。
第４図はベーシックセルを複数個並べて。
Ｎ型ＭＯＳＦＥＴを４個並列に接続した構成図である。
第５図は第４図の回路図である。
かりに、抵抗５１を１００キロオームとすると４重亜列
であるから、プルダウン抵抗値は２５キロオームとなる
。
であるから、プルダウン抵抗値は２５キロオームとなる
。
第６図はベーシックセルを複数個並べて。
Ｎ型ＭＯＳＦＥＴを４個直列に接続した構成図である。
第７図は第６図の回路図である。
かりに、抵抗７１を１００キロオームとすると４本直列
であるから、プルダウン抵抗値は４００キロオームとな
る。
であるから、プルダウン抵抗値は４００キロオームとな
る。
また、ベーシックセルの１例として第２図をあげたが前
述した説明はベーシックセルのかぎられた特定のパター
ンにかかれるものではないので他のベーシックセルにも
適用できる。
述した説明はベーシックセルのかぎられた特定のパター
ンにかかれるものではないので他のベーシックセルにも
適用できる。
［発明の効果］
上述の如く本発明の回路構成をもったマスタースライス
半導体集積回路によれば、マスタースライス型ゲートア
レイで専用論理回路を実現する場合の配線工程のみでプ
ルダウン抵抗ができる効果がある。また、必要に応じて
プルダウン抵抗の抵抗値が可変にできるためチップ面積
の縮小化が可能となりコストパフォーマンスの優れた集
積回路になる。
半導体集積回路によれば、マスタースライス型ゲートア
レイで専用論理回路を実現する場合の配線工程のみでプ
ルダウン抵抗ができる効果がある。また、必要に応じて
プルダウン抵抗の抵抗値が可変にできるためチップ面積
の縮小化が可能となりコストパフォーマンスの優れた集
積回路になる。
第１図はプルダウン抵抗用Ｎチャンネルトランジスタ回
路図、第２図はベーシックセルのパターン図、第３図、
第４図、第６図はプルアップ抵抗用Ｎチャンネルトラン
ジスタ回路の構成図であり、第５図、第７図はプルダウ
ン抵抗の回路図である。 ３°３
路図、第２図はベーシックセルのパターン図、第３図、
第４図、第６図はプルアップ抵抗用Ｎチャンネルトラン
ジスタ回路の構成図であり、第５図、第７図はプルダウ
ン抵抗の回路図である。 ３°３
Claims (1)
- （１）ａ）多数個の内部論理ゲートセル（以下ベーシッ
クセルと略す）を２次元行列状に配列してなるマスター
スライス半導体集積回路において ｂ）チップ外部からの信号が入力される入出力セルのＰ
チャンネルトランジスタ及びＮチャンネルトランジスタ
と ｃ）ベーシックセルを用いたＮチャンネルトランジスタ
と ｄ）ゲート電極をＶｄｄ＋に固定された複数個の前記Ｎ
チャンネルトランジスタのうち１個以上の前記Ｎチャン
ネルトランジスタのソース電極をＶｓｓ−の電位に固定
し、 １個以上のＮチャンネルトランジスタのドレイン拡散領
域と前記入出力セルを電気的に接続することを特徴とす
るマスタースライス半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23471790A JPH04115570A (ja) | 1990-09-05 | 1990-09-05 | マスタースライス半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23471790A JPH04115570A (ja) | 1990-09-05 | 1990-09-05 | マスタースライス半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04115570A true JPH04115570A (ja) | 1992-04-16 |
Family
ID=16975275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23471790A Pending JPH04115570A (ja) | 1990-09-05 | 1990-09-05 | マスタースライス半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04115570A (ja) |
-
1990
- 1990-09-05 JP JP23471790A patent/JPH04115570A/ja active Pending
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