JPH04115571A - マスタースライス半導体集積回路 - Google Patents
マスタースライス半導体集積回路Info
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- JPH04115571A JPH04115571A JP23471890A JP23471890A JPH04115571A JP H04115571 A JPH04115571 A JP H04115571A JP 23471890 A JP23471890 A JP 23471890A JP 23471890 A JP23471890 A JP 23471890A JP H04115571 A JPH04115571 A JP H04115571A
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- Japan
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- semiconductor integrated
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- channel transistor
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マスタースライス半導体集積回路において、
プルアップ抵抗用トランジスタの構成に間するものであ
る。
プルアップ抵抗用トランジスタの構成に間するものであ
る。
［従来の技術〕
従来のマスタースライス半導体集積回路は。
プルアップ抵抗を必要とする場合、チップ外部に抵抗を
付けるか、入出力セルを用いてＰチャンネルトランジス
タをプルアップ抵抗用トランジスタとして固定し専用型
であった。
付けるか、入出力セルを用いてＰチャンネルトランジス
タをプルアップ抵抗用トランジスタとして固定し専用型
であった。
１発明が解決しようとする課題］
しかし前述の従来技術ではチップ外部に抵抗をつけると
、チ・ツブ周辺の配線が複箪になりチップを含めた実装
効率が低下し、外付は部品数が増えコスト高になるとい
う問題点があった。また、入出力セルにプルアップ抵抗
を内蔵している場合、固定された専用型であるため使用
しないときもチップ面積を必要とし抵抗値が固定である
という問題点を有する。
、チ・ツブ周辺の配線が複箪になりチップを含めた実装
効率が低下し、外付は部品数が増えコスト高になるとい
う問題点があった。また、入出力セルにプルアップ抵抗
を内蔵している場合、固定された専用型であるため使用
しないときもチップ面積を必要とし抵抗値が固定である
という問題点を有する。
そこで本発明はこのような問題点を解決するもので、其
の目的とするところは、マスクスライス型ゲートアレイ
で専用論理回路を実現する場合の配線工程のみでプルア
ップ抵抗ができるマスタースライス半導体集積回路を提
供することが目的である。
の目的とするところは、マスクスライス型ゲートアレイ
で専用論理回路を実現する場合の配線工程のみでプルア
ップ抵抗ができるマスタースライス半導体集積回路を提
供することが目的である。
［課題を解決するための手段］
本発明のマスタースライス半導体集８ｆ回路は、
ａ）多数個の内部論理ゲートセル（以下ベーシックセ
ルと略す）を２次元行列状に配列してなるマスタースラ
イス半導体集積回路において ｂ）チ・ツブ外部からの信号が入力される入出力セルの
Ｐチャンネルトランジスタ及びＮチャンオ・ルトランジ
スタと Ｃ）ベーシックセルを用いたＰチャンネルトランジスタ
と ｄ）ゲート電極をＶ ｓ ｓ−に固定された複数個の前
記Ｐチャンネルトランジスタのうち１個以上の前記Ｐチ
ャンネルトランジスタのソス電極をＶ ｄ ｄ＋の電位
に固定し、１個以上のＰチャンネルトランジスタのドレ
イン拡散領域と前記入出力セルを電気的に接続すること
を特徴とする。
ａ）多数個の内部論理ゲートセル（以下ベーシックセ
ルと略す）を２次元行列状に配列してなるマスタースラ
イス半導体集積回路において ｂ）チ・ツブ外部からの信号が入力される入出力セルの
Ｐチャンネルトランジスタ及びＮチャンオ・ルトランジ
スタと Ｃ）ベーシックセルを用いたＰチャンネルトランジスタ
と ｄ）ゲート電極をＶ ｓ ｓ−に固定された複数個の前
記Ｐチャンネルトランジスタのうち１個以上の前記Ｐチ
ャンネルトランジスタのソス電極をＶ ｄ ｄ＋の電位
に固定し、１個以上のＰチャンネルトランジスタのドレ
イン拡散領域と前記入出力セルを電気的に接続すること
を特徴とする。
［実施例］
以下に本発明について、実施例に基づき詳細に説明する
。
。
第１図は本発明のマスタースライス半導体集積回路に内
蔵するプルアップ抵抗層Ｐチャンネルトランジスタの構
成を示すものである。
蔵するプルアップ抵抗層Ｐチャンネルトランジスタの構
成を示すものである。
第１図において、１１は入出力端子、１２はプルアップ
抵抗層Ｐチャンネルトランジスタ、１３は入力インバー
タ回路である。プルアップ抵抗層Ｐチャンネルトランジ
スタ１２は入出力端子１１および入力インバータ回路１
３に接続されている。また、プルアップ抵抗用Ｐチャン
ネルトランジスタ１２のゲート電極はＶｓｓ−に接続し
、ソース電極はＶｄｄ＋に接続している。つぎにマスタ
ースライス半導体集積回路で前記プルアップ抵抗層Ｐチ
ャンネルトランジスタを構成する手段について説明する
。
抵抗層Ｐチャンネルトランジスタ、１３は入力インバー
タ回路である。プルアップ抵抗層Ｐチャンネルトランジ
スタ１２は入出力端子１１および入力インバータ回路１
３に接続されている。また、プルアップ抵抗用Ｐチャン
ネルトランジスタ１２のゲート電極はＶｓｓ−に接続し
、ソース電極はＶｄｄ＋に接続している。つぎにマスタ
ースライス半導体集積回路で前記プルアップ抵抗層Ｐチ
ャンネルトランジスタを構成する手段について説明する
。
まず第２図はマスタースライス半導体集積回路にアレイ
状に配列される内部論理ゲートセルであるベーシックセ
ルの一例を示すバタン図である。第２図において２３．
２４は絶縁ゲート電界効果型トランジスタ（以下ＭＯ５
ＦＥＴと略す）のゲート電極となるポリシリコンであり
、２１はＰ十拡散であり、２２はＮ十拡散である。２３
．２４とＰ十拡散２１の重なった部分にそれぞれＰ型Ｍ
ＯＳＦＥＴ２５．２６が形成されている。また、ポリシ
リコン２３．２４とＮ＋拡散２２の重なった部分にそれ
ぞれＮ型ＭＯＳＦＥＴ２７゜２８が形成されている。
状に配列される内部論理ゲートセルであるベーシックセ
ルの一例を示すバタン図である。第２図において２３．
２４は絶縁ゲート電界効果型トランジスタ（以下ＭＯ５
ＦＥＴと略す）のゲート電極となるポリシリコンであり
、２１はＰ十拡散であり、２２はＮ十拡散である。２３
．２４とＰ十拡散２１の重なった部分にそれぞれＰ型Ｍ
ＯＳＦＥＴ２５．２６が形成されている。また、ポリシ
リコン２３．２４とＮ＋拡散２２の重なった部分にそれ
ぞれＮ型ＭＯＳＦＥＴ２７゜２８が形成されている。
第３図は第２図のベーシックセルに配線層を加え、プル
アップ抵抗層Ｐチャンネルトランジスタとして用いる場
合をしめす。第３図において簡単化のため、ポリシリコ
ンとアルミ配線とを接続するコンタクトホール及びＰ；
＋拡散もしくはＮ十拡散とアルミ配線とを接続するコン
タクトホールをＸ印で表し、またコンタクトホールから
取り出されたアルミ配線を１本の直線で表している。さ
てＰ型へ１０３ＦＥＴ２５のゲート電極が３１．ソース
電極が３２．ドレイン電極が３３となっている。
アップ抵抗層Ｐチャンネルトランジスタとして用いる場
合をしめす。第３図において簡単化のため、ポリシリコ
ンとアルミ配線とを接続するコンタクトホール及びＰ；
＋拡散もしくはＮ十拡散とアルミ配線とを接続するコン
タクトホールをＸ印で表し、またコンタクトホールから
取り出されたアルミ配線を１本の直線で表している。さ
てＰ型へ１０３ＦＥＴ２５のゲート電極が３１．ソース
電極が３２．ドレイン電極が３３となっている。
また、Ｎ型ＭＯ９ＦＥＴ２７のゲート電極が３１、ソー
ス電極およびトレイン電極はういている。そして、Ｐ型
ＭＯ３ＦＥＴ２５のソス電極３２は正極の電源電位であ
るＶｄｄ＋に接続され、Ｐ型ＭＯ３ＦＥＴ２５のゲト電
極３１は負極の電源電位であるＶｓｓ−に接続され、Ｐ
型ＭＯ３ＦＥＴ２５のドレイン電極３３は前記入力イン
バータ回路および前記入出力端子と信号３４で接続され
ている。
ス電極およびトレイン電極はういている。そして、Ｐ型
ＭＯ３ＦＥＴ２５のソス電極３２は正極の電源電位であ
るＶｄｄ＋に接続され、Ｐ型ＭＯ３ＦＥＴ２５のゲト電
極３１は負極の電源電位であるＶｓｓ−に接続され、Ｐ
型ＭＯ３ＦＥＴ２５のドレイン電極３３は前記入力イン
バータ回路および前記入出力端子と信号３４で接続され
ている。
以上の構成によりプルアップ抵抗層Ｐチャンネルトラン
ジスタ回路が構成される。
ジスタ回路が構成される。
第４図はベーシックセルを複数個並べてＰ型ＭＯ３ＦＥ
Ｔを４個並列に接続した構成図である。第５図は第４図
の回路図である。
Ｔを４個並列に接続した構成図である。第５図は第４図
の回路図である。
かりに、抵抗５１を１００キロオームとすると４重亜列
であるから、プルアンプ抵抗値は２５キロオームとなる
。
であるから、プルアンプ抵抗値は２５キロオームとなる
。
第６図はベーシックセルを複数個並べてＰ型ＭＯ３ＦＥ
Ｔを４個直列に接続した構成図である。第７図は第６図
の回路図である。
Ｔを４個直列に接続した構成図である。第７図は第６図
の回路図である。
かりに、抵抗７１を１００キロオームとすると４本直列
であるから、プルアップ抵抗値は４００キロオームとな
る。
であるから、プルアップ抵抗値は４００キロオームとな
る。
また、ベーシックセルの１例として第２図をあげたが前
述した説明はベーシックセルのかぎられた特定のパター
ンにががれるものではないので他のベーシックセルにも
適用できる。
述した説明はベーシックセルのかぎられた特定のパター
ンにががれるものではないので他のベーシックセルにも
適用できる。
［発明の効果］
上述の如く本発明の回路構成をもったマスタースライス
半導＃−ｔｌｃＮ回路によれば、マスタースライス型ゲ
ートアレイで専用論理回路を実現する場合の配線工程の
みてプルアップ抵抗ができる効果がある。また、必要に
応じてプルアップ抵抗の抵抗値が可変にできるためチッ
プ面積の縮小化が可能となりコストパフォーマンスの優
れた集積回路になる。
半導＃−ｔｌｃＮ回路によれば、マスタースライス型ゲ
ートアレイで専用論理回路を実現する場合の配線工程の
みてプルアップ抵抗ができる効果がある。また、必要に
応じてプルアップ抵抗の抵抗値が可変にできるためチッ
プ面積の縮小化が可能となりコストパフォーマンスの優
れた集積回路になる。
第１図はプルアップ抵抗用Ｐチャンネルトランジスタ回
路図、第２図はベーシックセルのパターン図、第３図、
第４図、第６図はプルアップ抵抗層Ｐチャンネルトラン
ジスタ回路の構成図であり、第５図、第７図はプルアッ
プ抵抗の回路図である。 １ 】 入出力端子 Ｐ型ＭＯ３ＦＥＴ 入力インバータ回路 Ｐ−拡散 Ｎ十拡散 ポリシリコン ポリシリコン Ｐ型ＭＯ３ＦＥＴ Ｐ型ＭＯ３ＦＥＴ Ｘ型ＭＯ３ＦＥＴ Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ コンタクトホール コンタクトホール コンタクトホール 信号 抵抗 抵抗
路図、第２図はベーシックセルのパターン図、第３図、
第４図、第６図はプルアップ抵抗層Ｐチャンネルトラン
ジスタ回路の構成図であり、第５図、第７図はプルアッ
プ抵抗の回路図である。 １ 】 入出力端子 Ｐ型ＭＯ３ＦＥＴ 入力インバータ回路 Ｐ−拡散 Ｎ十拡散 ポリシリコン ポリシリコン Ｐ型ＭＯ３ＦＥＴ Ｐ型ＭＯ３ＦＥＴ Ｘ型ＭＯ３ＦＥＴ Ｎ型Ｍ ＯＳ Ｆ Ｅ Ｔ コンタクトホール コンタクトホール コンタクトホール 信号 抵抗 抵抗
Claims (1)
- （１）ａ）多数個の内部論理ゲートセル（以下ベーシッ
クセルと略す）を２次元行列状に配列してなるマスター
スライス半導体集積回路において ｂ）チップ外部からの信号が入力される入出力セルのＰ
チャンネルトランジスタ及びＮチャンネルトランジスタ
と ｃ）ベーシックセルを用いたＰチャンネルトランジスタ
と ｄ）ゲート電極をＶｓｓ−に固定された複数個の前記Ｐ
チャンネルトランジスタのうち１個以上の前記Ｐチャン
ネルトランジスタのソース電極をＶｄｄ＋の電位に固定
し、 １個以上のＰチャンネルトランジスタのドレイン拡散領
域と前記入出力セルを電気的に接続することを特徴とす
るマスタースライス半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23471890A JPH04115571A (ja) | 1990-09-05 | 1990-09-05 | マスタースライス半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23471890A JPH04115571A (ja) | 1990-09-05 | 1990-09-05 | マスタースライス半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04115571A true JPH04115571A (ja) | 1992-04-16 |
Family
ID=16975289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23471890A Pending JPH04115571A (ja) | 1990-09-05 | 1990-09-05 | マスタースライス半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04115571A (ja) |
-
1990
- 1990-09-05 JP JP23471890A patent/JPH04115571A/ja active Pending
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