JPH04116152U - ＢｉＣＭＯＳデバイス - Google Patents
ＢｉＣＭＯＳデバイスInfo
- Publication number
- JPH04116152U JPH04116152U JP1806191U JP1806191U JPH04116152U JP H04116152 U JPH04116152 U JP H04116152U JP 1806191 U JP1806191 U JP 1806191U JP 1806191 U JP1806191 U JP 1806191U JP H04116152 U JPH04116152 U JP H04116152U
- Authority
- JP
- Japan
- Prior art keywords
- well
- layer
- pmos
- buried layer
- nmos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Landscapes
- Local Oxidation Of Silicon (AREA)
- Thyristors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ラッチアップ耐量を向上させたＢｉＣＭＯＳ
デバイスを提供する。 【構成】 ｐ形シリコン基板１上にｎ＋埋込み層および
ｐ＋埋込み層が形成され，これら埋込み層の上にｎウエ
ル，ｐウエル層を形成し，これらウエル上にＰＭＯＳ，
ＮＭＯＳ，バイポ―ラトランジスタを形成したＢｉＣＭ
ＯＳデバイスにおいて，前記ＰＭＯＳとＮＭＯＳを電気
的に分離するｎウエル，ｐウエルのうちＰＭＯＳが形成
された側のｎウエルにｎ＋埋込み層に達するコレクタ拡
散（ｎ＋）部４´を形成したもの。
デバイスを提供する。 【構成】 ｐ形シリコン基板１上にｎ＋埋込み層および
ｐ＋埋込み層が形成され，これら埋込み層の上にｎウエ
ル，ｐウエル層を形成し，これらウエル上にＰＭＯＳ，
ＮＭＯＳ，バイポ―ラトランジスタを形成したＢｉＣＭ
ＯＳデバイスにおいて，前記ＰＭＯＳとＮＭＯＳを電気
的に分離するｎウエル，ｐウエルのうちＰＭＯＳが形成
された側のｎウエルにｎ＋埋込み層に達するコレクタ拡
散（ｎ＋）部４´を形成したもの。
Description
【０００１】
本考案は，ＢｉＣＭＯＳプロセスによって形成されたＩＣ，ＬＳＩ等のラッチ
アップ耐量を向上させることにより信頼性の向上を図ったＢｉＣＭＯＳデバイス
に関する。
【０００２】
ＢｉＣＭＯＳデバイスはバイポ―ラ素子とＣＭＯＳ素子を同一基板上にＩＣプ
ロセスを用いて形成される。
図２はＢｉＣＭＯＳデバイスの構成例を示す拡大断面図である。図において１
はｐ形シリコン基板であり，この基板１上にｎ＋，ｐ＋の埋込み層２が形成され
，この埋込み層２の上にエピタキシャル成長によりエピタキシャル層３が形成さ
れている。このエピタキシャル層３中に不純物拡散によりｎウエル，ｐウエルが
形成される。更にＬＯＣＯＳ（素子分離）工程を経てバイポ―ラトランジスタ，
ＰＭＯＳ，ＮＭＯＳが形成される。その製作工程においてウエルとなるエピタキ
シャル層と素子分離は構造上両方の素子が同時に作製され，また，バイポ―ラト
ランジスタのエミッタ，ベ―ス，コレクタ，およびＭＯＳトランジスタのソ―ス
やドレインも共通に製作することが可能である。
【０００３】
図３は上記ＢｉＣＭＯＳのＣＭＯＳ部の回路図（ａ），模式図（ｂ），および
等価回路図（ｃ）を示すものである。これらの図において，ｎチャネルとｐチャ
ネルのＭＯＳはｎウエルとｐウエルにより電気的に絶縁されるとともに，ソ―ス
／ドレインとｐ／ｎウエルによるＰＮＰＮ構造（ＳＣＲ）が形成されている。（
模式図ｂに示すイ，ロ，ハ，ニがＰＮＰＮ構造となる）
その結果，例えば出力端子（OUTPUT) に電源電圧以上の電圧が印加された場
合，前記ＳＣＲがオンとなり第２図に示す様に矢印Ｅの方向に大電流が流れる。
そして，ｎウエルの抵抗が比較的大きいことからこのｎウエルが発熱し，場合に
よっては素子が破壊する。上記ｎウエルの発熱／破壊現象はラッチアップ現象と
呼ばれる。
【０００４】
ＰＮＰＮがオンとなるのは出力端子に電源電圧以上の電圧が印加されｎウエル
やｐウエルに存在する抵抗Ｒ1 ，Ｒ2 に電流が流れ，寄生ＮＰＮ，ＰＮＰトラン
ジスタを順方向にバイアスする外部からの電流がトリガとなることが原因である
。従ってラッチアップ現象を防ぐ為には，寄生ＮＰＮがオン状態にならないよう
にトリガ電流を低減するかＲ1 ，Ｒ2 の値を下げる必要がある。外乱による過大
電流はデバイス内では対応できないがＲ1 ，Ｒ2 についてはｐ／ｎウエルの濃度
を高くすることで低減可能である。
【０００５】
本考案は上記従来技術の問題を解決するためになされたもので，ｐ／ｎウエル
の濃度を高くしてＲ1 ，Ｒ2 を低減させラッチアップ耐量を向上させたＢｉＣＭ
ＯＳデバイスを提供することを目的とする。
【０００６】
上記課題を解決する為の本考案の構成は，ｐ形シリコン基板上にｎ＋埋込み層
およびｐ＋埋込み層が形成され，これら埋込み層の上にｎウエル，ｐウエル層を
形成し，これらウエル上にＰＭＯＳ，ＮＭＯＳ，バイポ―ラトランジスタを形成
したＢｉＣＭＯＳデバイスにおいて，前記ＰＭＯＳとＮＭＯＳを電気的に分離す
るｎウエル，ｐウエルのうちＰＭＯＳが形成された側のｎウエルにｎ＋埋込み層
に達するコレクタ拡散（ｎ＋）部を形成したことを特徴とするものである。
【０００７】
ＮＭＯＳ領域の出力端子に過大電圧が印加されると，発生した電流はｐウエル
を通ってＰＭＯＳ下のｎウエルに達するが，その電流はこのｎウエルの下に形成
された埋込み層のｎ＋層を通ってＰＭＯＳ側のドレインに流れる。
【０００８】
【実施例】
図１は本考案のＢｉＣＭＯＳデバイスの一実施例を示す断面拡大図である。図
において図２と同一要素には同一符号を付して重複する説明は省略するが，本考
案において従来例と異なる所はＰＭＯＳ下のｎウエルにコレクタ拡散部４´を形
成していることである。なお，このコレクタ拡散部４´は同一基板上に形成され
るｎｐｎバイポ―ラトランジスタのコレクタを拡散するときに使用するマスクを
用いて（このマスクに拡散層４´用のパタ―ン形成を行って）同時に形成するこ
とができる。
【０００９】
上記の構成によれば出力端子に電源電圧以上の電圧が印加されたとしても電流
は点線Ｆで示す様にコレクタ拡散部４´を通って埋込み層であるｎ＋層を通り，
ＰＭＯＳのドレイン（ｐ＋）側に達するので，従来例で示すｎウエルやｐウエル
に存在する抵抗Ｒ1 ，Ｒ2 の抵抗値を減少させることができる。その結果，ソ―
ス／ドレインとｐ／ｎウエルによるＰＮＰＮ構造（ＳＣＲ）がオンとなることが
ない。従ってデバイス存在するＮＰＮ，ＰＮＰトランジスタを順方向にバイアス
する外部からの電流がトリガとなって発生するラッチアップ現象を減少させるこ
とができる。
【００１０】
以上実施例とともに具体的に説明した様に，本考案のＢｉＣＭＯＳデバイスに
よれば，ＰＭＯＳとＮＭＯＳを電気的に分離するｎウエル，ｐウエルのうちＰＭ
ＯＳが形成された側のｎウエルにｎ＋埋込み層に達するコレクタ拡散層（ｎ＋層
）を形成しているので，ＳＣＲがオンすることが少なくなり，ラッチアップ耐量
を向上させることができ，信頼性の向上を図ることができる。
【図面の簡単な説明】
【図１】本考案のＢｉＣＭＯＳ一実施例を示す拡大断面
図である。
図である。
【図２】従来のＢｉＣＭＯＳを示す拡大断面図である。
【図３】（ａ）図２のＣＭＯＳ部の回路図である。
（ｂ）図２の模式図である。
（ｃ）図２の等価回路図である。
１ ｐ形基板
２ 埋込み層
３ エピタキシャル層
４，４´ コレクタ拡散部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
7342−4Ｍ Ｈ０１Ｌ 27/06 ３２１ Ｅ
Claims (1)
- 【請求項１】 ｐ形シリコン基板上にｎ＋埋込み層およ
びｐ＋埋込み層が形成され，これら埋込み層の上にｎウ
エル，ｐウエル層を形成し，これらウエル上にＰＭＯ
Ｓ，ＮＭＯＳ，バイポ―ラトランジスタを形成したＢｉ
ＣＭＯＳデバイスにおいて，前記ＰＭＯＳとＮＭＯＳを
電気的に分離するｎウエル，ｐウエルのうちＰＭＯＳが
形成された側のｎウエルにｎ＋埋込み層に達するコレク
タ拡散（ｎ＋）部を形成したことを特徴とするＢｉＣＭ
ＯＳデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1806191U JPH04116152U (ja) | 1991-03-25 | 1991-03-25 | ＢｉＣＭＯＳデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1806191U JPH04116152U (ja) | 1991-03-25 | 1991-03-25 | ＢｉＣＭＯＳデバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04116152U true JPH04116152U (ja) | 1992-10-16 |
Family
ID=31904687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1806191U Withdrawn JPH04116152U (ja) | 1991-03-25 | 1991-03-25 | ＢｉＣＭＯＳデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04116152U (ja) |
-
1991
- 1991-03-25 JP JP1806191U patent/JPH04116152U/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19950615 |