JPH0411764A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に関し、特に、ｐｎｐトラン
ジスタを負荷素子としたバイポーラ型半導体記憶装置に
関する。

［従来の技術］ 近年、フリップフロップ回路を単位メモリセルとするバ
イポーラ型半導体記憶装置において、高集積化および低
消費、電力化を図る場合には、駆動用ｎｐｎ）ランジス
タの負荷素子としてｐｎｐトランジスタを用いる回路形
式が採用されるようになってきている。この回路を第３
図に示す。これは、ハイ側ワード線ＷＴとロー側ワード
線ＷＢとの間に、一対のｎｐｎ）ランジスタＴｒ１、Ｔ
ｒ２を駆動トランジスタとし一対のｐｎｐ）ランジスタ
Ｔｒ３　、Ｔｒ４を負荷トランジスタとするフリップフ
ロ７１回路を設け、これをメモリセルとしたものであっ
て、ｎｐｎ）ランジスタＴｒｌ、Ｔｒ２のエミッタの１
つが読み出し／書き込み用エミッタとしてビット線り、
Ｎに接続され、他方のエミッタが情報保持用エミッタと
してワード線ｗｉ＋に接続されている。トランジスタＴ
ｒ１．Ｔｒ２のベースおよびコレクタはそれぞれｐｎｐ
トランジスタＴｒ３、Ｔｒ４のコレクタおよびベースに
接続され、トランジスタＴｒｇ、Ｔｒ４のエミッタはワ
ード線Ｗ丁に接続されている。

第４図は、第３図の回路の半分の部分（例えばトランジ
スタＴｒ、とトランジスタＴｒ３の部分）の従来の半導
体チップの構造を示す断面図である。ここては、後の本
発明の説明に必要なシリコン基板内の内部構造のみを示
し、その他の電極、配線等は省略されている。第４図に
示すように、ｐ型シリコン基板１０１上に高濃度ｎ型埋
め込み層１０２、低濃度ｎ型エピタキシャル層１０３が
形成されている。これらの各層の上記トランジスタの形
成される領域は、シリコン酸化膜１０５によって充填さ
れた素子分離用７ｓ１０９によって囲まれて他の領域か
ら分離されている。エピタキシャル層１０３内にはｎｐ
ｎ）ランジスタのコレクタ抵抗補償用の高濃度ｎ型拡散
層１’０４、ｐｎｐトランジスタのエミッタ領域を構成
するｎ型拡散層１０６およびｎｐｎ）ランジスタのベー
ス領域（およびｐｎｐ）ランジスタのコレクタ領域）を
構成するｎ型拡散層１０７が形成されており、さらに、
ｎ型拡散層１０７内には、ｎｐｎ？−ランジスタのエミ
ッタ領域を構成する２つのｎ型拡散層１０８が形成され
ている。シリコン基板の表面はシリコン酸化膜で覆われ
、該シリコン酸化膜には各拡散層と電気的接続をとるた
めのコンタクト孔が形成されている。

［発明が解決しようとする課題］ 上述した従来のバイポーラ型半導体記憶装置のセル構造
では、ｐｎｐ）ランジスタのエミッタ領域（ｎ型拡散層
１０６）の下に厚い低濃度ｎ型エピタキシャル層が存在
しているため、２つのｐｎｐトランジスタのうちオン状
態となっている側のトランジスタのエミッタ領域直下の
エピタキシャル層１０３には、ホールが大量に蓄積され
る。そのため、オントランジスタをオフに転じさせるの
に長時間を要し、メモリの書き込み速度が低下する。ま
た、従来のセル構造では、ｎ型拡散層１０６をエミッタ
領域、低濃度ｎ型エピタキシャル層および高濃度ｎ型埋
め込み層をベース領域、ｐ型シリコン基板をコレクタ領
域とする、寄生ｐｎｐトランジスタが存在し、本来、セ
ルにホールド電流として流れるべき電流の一部がサブス
トレートにぬけてしまうため、ｐ型エミッタ領域には、
ホールト電流とサブストレートにぬける電流の両方を供
給しなければならず、無駄な電力を消費するという不都
合があった。

［課題を解決するための手段］ 本発明のバイポーラ半導体記憶装置は、選択的に高濃度
ｎ型埋め込み層か形成されたｐ型シリコン基板上に低濃
度ｎ型エピタキシャル層を堆積してなる半導体基板を用
いて形成されたものであって、該半導体基板の主面上に
設けられた、相互にコレクタとベースとが交差接続され
た一対の縦型ｎｐｎ）ランジスタと、前記縦型ｎｐｎ）
−ランジスタｆｌｎ型コレクタ領域およびｐ型ベース領
域をそれぞれベース領域およびコレクタ領域とする、負
荷素子となる横型ｐｎｐ）ランジスタとから構成される
フリップフロップ回路を単位メモリセルとしている。そ
して負荷素子を構成する横型ｐｎｐトランジスタのｐ型
エミッタ領域直下の高濃度ｎ型埋め込み層が、前記縦型
ｎｐｎ）ランジスタのベース領域直下の高濃度埋め込み
層より厚く、かつその部分において低濃度ｎ型エピタキ
シャル層の厚さが他の部分のそれより薄い構造となって
いる。

［実施例コ 次に、本発明の実施例について、図面を参照して説明す
る。

第１図は、本発明の一実施例を示す断面図である。第１
図において、１はｐ型シリコン基板、２はｐ型シリコン
基板１上にｎ型不純物を高濃度にドープすることにより
形成された、ｎ型拡散層６と対向する部分での膜厚が他
の部分より厚く形成された高濃度ｎ型埋め込み層、３は
低濃度ｎ型エピタキシャル層、４はｎｐｎ）ランジスタ
のコレクタ抵抗補償用の高濃度ｎ型拡散層、５は素子分
子用溝９内を充填するとともに半導体基板表面を覆って
いるシリコン酸化膜、７はｐ型拡散層、８はｎ型拡散層
である。同図において、ｎｐｎ）ランジスタのエミッタ
、ベース、コレクタ領域は、それぞれｎ型拡散層８、ｎ
型拡散層７、低濃度ｎ型エピタキシャル層３および高濃
度ｎ型埋め込み層２によって構成され、ｐｎｐトランジ
スタのエミ・ツタ、ベース、コレクタ領域は、それぞれ
ｎ型拡散層６、低濃度ｎ型エピタキシャル層３、ｎ型拡
散層７によって構成されている。そして、図示された部
分の半導体領域はこれと同様に形成された半導体領域と
対になって用いられ、フリップフロップ回路を構成する
ために、ｎ型エピタキシャル層３は対となった半導体領
域のｐ型拡散層（７に相当する）と、また、ｎ型拡散層
７は対となった半導体領域の低濃度ｎ型エピタキシャル
層（３に相当する〉と接続される。

次に、第２図（ａ）〜（ｄ）を参照して、第１図に図示
した半導体装置の製造方法について説明する。

まず、ｐ型シリコン基板１に１０００℃〜１２００°Ｃ
のスチーム酸化を行い４０００〜７０００人のシリコン
酸化膜１０を形成し、フォトリソグラフィー技術を用い
て、選択的に窓を形成し、その後ヒ素ガラス膜１１を被
着して、１１００℃〜１２００℃の熱処理を施して窓部
からヒ素の拡散を行い、高濃度ｎ型拡散層２ａを形成す
る〔第２図（ａ）〕。

次に、シリコン酸化膜１０およびヒ素ガラス膜１１を弗
酸系の液で除去した後、アンチモンガラス膜１２を被着
し、１１００℃〜１２００℃の熱処理を行って高濃度ｎ
型埋め込み層２を形成する〔第２図（ｂ）〕。

次に、５ｉＨ２ＣＪ２系のガスをベースとしてエピタキ
シャル成長を行い、低濃度ｎ型エピタキシャル層３を形
成する。この時微量のリンのドーピングを行いエピタキ
シャル層の不純物濃度を５〜１０ｘｌＯ”／ｃｏｆに調
節する。

ヒ素原子は、アンチモン原子より拡散係数が大きいので
、エピタキシャル成長中に高濃度ｎ型埋め込み層のうち
ヒ素の拡散によって形成された領域では第２図（ｃ）に
示すように、部分的に高濃度ｎ型層が上に伸び、その分
低濃度ｎ型エピタキシャル領域が薄くなる。

次に、素子絶縁分離用の溝９をフォトリソグラフィー技
術とドライエツチング技術を用いて形成し、これをシリ
コン酸化膜で埋設した後、低濃度ｎ型エピタキシャル層
３上にシリコン酸化膜５を膜厚２０００〜３０００人に
形成する。続いて、フォトリソグラフィー技術とイオン
注入技術により、コレクタ抵抗補償用の高濃度ｎ型拡散
層４、ｐｎｐ）ランジスタのエミッタ領域となるｎ型拡
散層６およびｎｐｎ）ランジスタのベース領域（ｐｎｐ
）ランシスタのコレクタ領域）となるｎ型拡散層７を形
成する〔第２図（ｄ）〕。

次に同様な技術により、ｎｐｎ）ランジスタのエミッタ
領域となるｎ型拡散層８を２箇ｐ型拡散層７の表面領域
内に形成し、シリコン酸化膜５に素子相互接続用のコン
タクト孔を形成すると、第１図に示すような、バイポー
ラ型半導体記憶装置が形成される。

このように構成された半導体装置においては、ｐｎｐ）
ランジスタのエミッタ領域（ｎ型拡散層６）直下の低濃
度ｎ型エピタキシャル層が薄くなっているので、このト
ランジスタがオン状態であるときにここに蓄積されるホ
ールを減少させることができ、トランジスタのオフ動作
の遅れを少なくすることができる。また、寄生ｐｎｐｎ
トランジスタース領域か拡がりかつその不純物濃度か高
くなっているので、該トランジスタの電流増幅率は減少
してｐ型シリコン基板への漏れ電流は抑制される。

次に、本発明の他の実施例について説明する。

本実施例では、先の実施例で第２図（ａ）の工程で用い
られていたヒ素ガラスに替えてリンガラスを用いる。本
発明の半導体記憶装置を製造するに際してエピタキシャ
ル層の比抵抗をコントロールするには、埋め込み層から
のアウトデイフュージョンを抑えなければならないが、
そのためにはエピタキシャル成長を低温で行う必要があ
る。而して、低温のエピタキシャル成長では、高濃度ｎ
型埋め込み層の不純物がヒ素である場合十分なせり上が
りが得られない虞れがあるが、不純物をリンに変えると
、低温のエピタキシャル成長を行う場合にも容易に所望
の膜厚の高濃度ｎ型埋め込み層を得ることができる。

［発明の効果１ 以上説明したように、本発明は、縦型ｎｐｎ）ランジス
タを駆動トランジスタとし、横型ｐｎｐｎトランジスタ
荷トランジスタとするフリップフロップ回路をメモリセ
ルとした半導体記憶装置において、横型ｐｎｐ）ランジ
スタのｐ型エミッタ領域直下の高濃度ｎ型埋め込み層の
せり上がりを大きくしその厚さを厚くしたものであるの
で、以下の効果を奏することができる。

■　ｐ型エミ・・／夕領域直下の低濃度ｎ型エピタキシ
ャル層の膜厚が減少したため、蓄積される過剰キャリア
の総量が減少する。そのため、オントランジスタを速や
かにオフすることができ、メモリセルの書き込みを高速
化することができる。

■　ｎ型拡散層６をエミッタ領域、低濃度ｎ型エピタキ
シャル層および高濃度ｎ型埋め込み層をベース領域、ｐ
型シリコン基板をコレクタ領域とする、寄生縦型トラン
ジスタにおいて、従来よりベース幅が増大しかつベース
部の濃度が増加しているので、電流増巾率が低くなり、
ｐ型シリコン基板への漏れ電流が減少する。

■により、書き込み速度を従来より１５％程度向上させ
ることができ、■により消費電力を８％程度削減するこ
とができた。

ｎトランジスタのエミッタ領域）、　　　９．１゜９・
・素子分離用溝、　　１０・・シリコン酸化膜、１１・
・・ヒ素ガラス膜、　　１２　・アンチモンガラス膜。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す断面図、第２図（ａ
）〜（ｄ）は、その製造工程を説明するための断面図、
第３図は、バイポーラ型半導体記憶装置の回路図、第４
図は、従来例の断面図である。

Claims (2)

【特許請求の範囲】
1. （１）第１導電型の半導体基板上に設けられた第２導電
   型の第１および第２の高濃度埋め込み層と、前記第１お
   よび第２の高濃度埋め込み層上にそれぞれ設けられた第
   ２導電型の第１および第２の半導体領域と、前記第１お
   よび第２の半導体領域の表面領域内にそれぞれ形成され
   た第１導電型の第３および第４の半導体領域と、前記第
   １および第２の半導体領域の表面領域内にそれぞれ前記
   第３または第４の半導体領域とは隔離されて形成された
   第１導電型の第５および第６の半導体領域と、前記第３
   の半導体領域の表面領域内に形成された第２導電型の第
   ７および第８の半導体領域と、前記第４の半導体領域の
   表面領域内に形成された第２導電型の第９および第１０
   の半導体領域と、前記第１の半導体領域と前記第４の半
   導体領域とを接続する第１の接続導体と、前記第２の半
   導体領域と前記第３の半導体領域とを接続する第２の接
   続導体とを具備する半導体記憶装置において、前記第１
   および第２の高濃度埋め込み層は前記第５または第６の
   半導体領域と対向する部分において前記第５または第６
   の半導体領域に向って突出する突起部を有していること
   を特徴とする半導体記憶装置。
2. （２）前記第１および第２の高濃度埋め込み層は前記第
   ５または第６の半導体領域と対向する部分において前記
   半導体基板内に突出する突起部を有している請求項１記
   載の半導体記憶装置。