JPH0345549B2 - - Google Patents
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- Publication number
- JPH0345549B2 JPH0345549B2 JP57046269A JP4626982A JPH0345549B2 JP H0345549 B2 JPH0345549 B2 JP H0345549B2 JP 57046269 A JP57046269 A JP 57046269A JP 4626982 A JP4626982 A JP 4626982A JP H0345549 B2 JPH0345549 B2 JP H0345549B2
- Authority
- JP
- Japan
- Prior art keywords
- epitaxial layer
- voltage element
- semiconductor substrate
- substrate
- recess
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置の製造方法にかかり、特
に高耐圧素子と低圧素子とを含む半導体装置の製
造方法の改良に関する。
に高耐圧素子と低圧素子とを含む半導体装置の製
造方法の改良に関する。
この発明にかかる半導体装置に出力用の高耐圧
縦型MOS FETに他の低電圧素子とともに回路
を形成する集積回路装置がある。高耐圧スイツチ
ング用デバイス、電力用デバイスとして縦型
MOS FETがバイポーラ型のパワートランジス
タに比してスイツチング速度が速いこと、二次降
状を生じないこと、入力インピーダンスが高いこ
となどの特徴があつて多用されつつある。このた
め、縦型パワーMOS FETを出力段とした集積
回路は従来のバイポーラトランジスタで構成した
回路よりも高性能が期待される。出力段以外の回
路は通常のバイポーラトランジスタを主体とした
回路とする。
縦型MOS FETに他の低電圧素子とともに回路
を形成する集積回路装置がある。高耐圧スイツチ
ング用デバイス、電力用デバイスとして縦型
MOS FETがバイポーラ型のパワートランジス
タに比してスイツチング速度が速いこと、二次降
状を生じないこと、入力インピーダンスが高いこ
となどの特徴があつて多用されつつある。このた
め、縦型パワーMOS FETを出力段とした集積
回路は従来のバイポーラトランジスタで構成した
回路よりも高性能が期待される。出力段以外の回
路は通常のバイポーラトランジスタを主体とした
回路とする。
叙上の集積回路において、MOS FETをｎ−
チヤンネル、バイポーラトランジスタをNPN型
に構成する場合において、MOS FET部の高耐
圧化をはかるための基板部の高抵抗化と厚層化を
はかればよいが、高抵抗で厚いエピタキシヤル層
を形成することは技術的にかなり困難である上に
素子の特性、特に導通時の抵抗（バイポーラトラ
ンジスタの場合にはコレクタ・エミツタ間飽和電
圧（VCE（sat））が悪くなり好ましくないなどの問
題点がある。
チヤンネル、バイポーラトランジスタをNPN型
に構成する場合において、MOS FET部の高耐
圧化をはかるための基板部の高抵抗化と厚層化を
はかればよいが、高抵抗で厚いエピタキシヤル層
を形成することは技術的にかなり困難である上に
素子の特性、特に導通時の抵抗（バイポーラトラ
ンジスタの場合にはコレクタ・エミツタ間飽和電
圧（VCE（sat））が悪くなり好ましくないなどの問
題点がある。
この発明は叙上の半導体装置に対する改良され
た製造方法を提供するものである。
た製造方法を提供するものである。
この発明にかかる半導体装置の製造方法の概要
は半導体基板の高耐圧素子形成予定域と低圧素子
形成予定域とに前者が深い凹部を夫々に形成し、
基板と反対導電型で比較的低濃度の第１エピタキ
シヤル層を後者の凹部を埋め基板の主面位に達す
る層厚に被着し、ついで、さらに低濃度の第２エ
ピタキシヤル層を積層させて被着しかつ前者の凹
部を基板の主面位まで埋めたのち、基板の主面を
平坦にラツピングを施し、各エピタキシヤル層に
夫々の素子を形成することを特徴とする。
は半導体基板の高耐圧素子形成予定域と低圧素子
形成予定域とに前者が深い凹部を夫々に形成し、
基板と反対導電型で比較的低濃度の第１エピタキ
シヤル層を後者の凹部を埋め基板の主面位に達す
る層厚に被着し、ついで、さらに低濃度の第２エ
ピタキシヤル層を積層させて被着しかつ前者の凹
部を基板の主面位まで埋めたのち、基板の主面を
平坦にラツピングを施し、各エピタキシヤル層に
夫々の素子を形成することを特徴とする。
この発明の方法によつて形成される半導体素子
の要部を第１図に示す。図において、１はＰ型の
半導体基板（以降基板と略称する）で、この基板
の一部のＮ型のエピタキシヤル層にNPNトラン
ジスタが形成され、前記Ｎ型のエピタキシヤル層
内にさらに低濃度のN-のエピタキシヤル層にパ
ワーMOS FETが形成されている。
の要部を第１図に示す。図において、１はＰ型の
半導体基板（以降基板と略称する）で、この基板
の一部のＮ型のエピタキシヤル層にNPNトラン
ジスタが形成され、前記Ｎ型のエピタキシヤル層
内にさらに低濃度のN-のエピタキシヤル層にパ
ワーMOS FETが形成されている。
次に上記構造の半導体素子の製造方法の１実施
例につき第２図ないし第７図によつて説明する。
一例として比抵抗100Ωcm程度のＰ型基板１の１
主面にその素子形成予定域と化学的エツチングに
より凹部１ｄ，１ｓを形成する（第２図）。前記
凹部１ｄはパワーMOS FET部を形成するため
の深さが例えば50μｍの深い凹部、また凹部１ｓ
はバイポーラ・トランジスタ部を形成するための
深さが例えば15μｍの浅い凹部である。次にこの
基板上に順次濃度の異なる３層のＮ型エピタキシ
ヤル層を形成する。第１のエピタキシヤル層２は
ドーピング濃度１×1019cm-3程度、層厚5μｍ程度
で第３図に示すようになり、のちにNPNトラン
ジスタ部のコレクタ、FET部のドレイン電流の
とり出しに用いられる。次に、第２のエピタキシ
ヤル層３は例えばドーピング濃度１×1015cm-3程
度、層厚15μｍ程度で第４図に示すようになり、
低耐圧素子を形成する領域として用いられる。な
お、この第２のエピタキシヤル層は特許請求の範
囲の第１エピタキシヤル層に相当する。そして、
前記浅い凹部１ｓに対しては基板の主面位まで充
填される。さらに、第３のエピタキシヤル層４は
第５図に示すように例えばドーピング濃度１×
1014cm-3程度、層厚35〜40μｍ程度で深い凹部１
ｄを充填するN-層である。この第３のエピタキ
シヤル層は特許請求の範囲の第２エピタキシヤル
層に相当する。この状態でエピタキシヤル層の形
成を終つたのち、エピタキシヤル層の表面は基板
の凹凸に応じて凹凸になつている。これにラツピ
ングを施して、基板の主面位（AA′線）まで削つ
て平坦な面とする（第６図）。この状態ではＰ型
の基板の表面にＮ型の浅い島と、N-型の深い島
とが形成されており、浅い島にバイポーラ・トラ
ンジスタをはじめとする低耐圧素子を、深い島に
高耐圧の縦型パワーMOS FETを形成し（第７
図）、最後に必要な素子相互間の配線、パツシベ
ーシヨン膜の形成等を行なう。
例につき第２図ないし第７図によつて説明する。
一例として比抵抗100Ωcm程度のＰ型基板１の１
主面にその素子形成予定域と化学的エツチングに
より凹部１ｄ，１ｓを形成する（第２図）。前記
凹部１ｄはパワーMOS FET部を形成するため
の深さが例えば50μｍの深い凹部、また凹部１ｓ
はバイポーラ・トランジスタ部を形成するための
深さが例えば15μｍの浅い凹部である。次にこの
基板上に順次濃度の異なる３層のＮ型エピタキシ
ヤル層を形成する。第１のエピタキシヤル層２は
ドーピング濃度１×1019cm-3程度、層厚5μｍ程度
で第３図に示すようになり、のちにNPNトラン
ジスタ部のコレクタ、FET部のドレイン電流の
とり出しに用いられる。次に、第２のエピタキシ
ヤル層３は例えばドーピング濃度１×1015cm-3程
度、層厚15μｍ程度で第４図に示すようになり、
低耐圧素子を形成する領域として用いられる。な
お、この第２のエピタキシヤル層は特許請求の範
囲の第１エピタキシヤル層に相当する。そして、
前記浅い凹部１ｓに対しては基板の主面位まで充
填される。さらに、第３のエピタキシヤル層４は
第５図に示すように例えばドーピング濃度１×
1014cm-3程度、層厚35〜40μｍ程度で深い凹部１
ｄを充填するN-層である。この第３のエピタキ
シヤル層は特許請求の範囲の第２エピタキシヤル
層に相当する。この状態でエピタキシヤル層の形
成を終つたのち、エピタキシヤル層の表面は基板
の凹凸に応じて凹凸になつている。これにラツピ
ングを施して、基板の主面位（AA′線）まで削つ
て平坦な面とする（第６図）。この状態ではＰ型
の基板の表面にＮ型の浅い島と、N-型の深い島
とが形成されており、浅い島にバイポーラ・トラ
ンジスタをはじめとする低耐圧素子を、深い島に
高耐圧の縦型パワーMOS FETを形成し（第７
図）、最後に必要な素子相互間の配線、パツシベ
ーシヨン膜の形成等を行なう。
なお、第１のエピタキシヤル（N+）層２は必
らずしもエピタキシヤル形成でなくとも、例えば
前記凹部をエツチング形成したのち高濃度にN+
を拡散して形成してもよい。
らずしもエピタキシヤル形成でなくとも、例えば
前記凹部をエツチング形成したのち高濃度にN+
を拡散して形成してもよい。
この発明の方法によれば半導体素子を所望のデ
イメンジヨンに形成することがきわめて容易に達
成できるという顕著な利点がある。このため、半
導体装置の低耐圧素子は通常の30〜50Vの耐圧を
有し、エピタキシヤル層も１×1015cm-3程度の濃
度のものが使用でるので、コレクタ直列抵抗を増
大させることなく形成できる。一方高耐圧パワー
MOS FETは100〜150Vの耐圧を余裕をもつて維
持できる上にオン抵抗も比較的低くおさえること
もできる。
イメンジヨンに形成することがきわめて容易に達
成できるという顕著な利点がある。このため、半
導体装置の低耐圧素子は通常の30〜50Vの耐圧を
有し、エピタキシヤル層も１×1015cm-3程度の濃
度のものが使用でるので、コレクタ直列抵抗を増
大させることなく形成できる。一方高耐圧パワー
MOS FETは100〜150Vの耐圧を余裕をもつて維
持できる上にオン抵抗も比較的低くおさえること
もできる。
さらに、この発明の製造方法における第２のエ
ピタキシヤル層と第３のエピタキシヤル層は一連
のエピタキシヤル成長にその途中で不純物導入量
を変えることで達成できるから、能率がよく、成
長膜の材質が良好に形成できる。
ピタキシヤル層と第３のエピタキシヤル層は一連
のエピタキシヤル成長にその途中で不純物導入量
を変えることで達成できるから、能率がよく、成
長膜の材質が良好に形成できる。
第１図はこの発明にかかる半導体装置の断面
図、第２図ないし第７図はこの発明の１実施例の
半導体装置の製造方法を工程順に示すいずれも断
面図である。 １……半導体基板（Ｐ型）、１ｄ……深い凹部、
１ｓ……浅い凹部、２……第１のエピタキシヤル
（N+）層または拡散層、３……第２のエピタキシ
ヤル（Ｎ）層（第１エピタキシヤル層）、４……
第３のエピタキシヤル（N-）層（第２のエピタ
キシヤル層）。
図、第２図ないし第７図はこの発明の１実施例の
半導体装置の製造方法を工程順に示すいずれも断
面図である。 １……半導体基板（Ｐ型）、１ｄ……深い凹部、
１ｓ……浅い凹部、２……第１のエピタキシヤル
（N+）層または拡散層、３……第２のエピタキシ
ヤル（Ｎ）層（第１エピタキシヤル層）、４……
第３のエピタキシヤル（N-）層（第２のエピタ
キシヤル層）。
Claims (1)
- １ １導電型の半導体基板内にこの基板と反対導
電型になる高耐圧素子形成領域および低圧素子形
成領域とを形成しこれらの各領域に夫々の素子を
形成する半導体装置の製造にあたり、半導体基板
の主面の低圧素子形成予定域と高耐圧素子形成予
定域とを凹に穿つとともにこの凹部を前者に比し
後者を深く穿設したのち、半導体基板と逆導電型
で比較的低濃度の第１エピタキシヤル層を前記低
圧素子形成予定域の凹部深さよりは厚く高耐圧素
子形成予定域の凹部深さよりも薄く被着し、つい
で少くとも前記高耐圧素子形成部の凹部を半導体
基板の主面位まで埋める層厚で前記第１エピタキ
シヤル層よりも低濃度の第２エピタキシヤル層を
前記第１エピタキシヤル層に積層させて被着した
のち、半導体基板の主面位までラツピングを施し
て平坦になし、各素子形成領域に夫々の素子形成
を行なうことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57046269A JPS58164258A (ja) | 1982-03-25 | 1982-03-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57046269A JPS58164258A (ja) | 1982-03-25 | 1982-03-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58164258A JPS58164258A (ja) | 1983-09-29 |
| JPH0345549B2 true JPH0345549B2 (ja) | 1991-07-11 |
Family
ID=12742499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57046269A Granted JPS58164258A (ja) | 1982-03-25 | 1982-03-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164258A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6642577B2 (en) | 2000-03-16 | 2003-11-04 | Denso Corporation | Semiconductor device including power MOSFET and peripheral device and method for manufacturing the same |
| US7250668B2 (en) * | 2005-01-20 | 2007-07-31 | Diodes, Inc. | Integrated circuit including power diode |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS564269A (en) * | 1979-06-25 | 1981-01-17 | Hitachi Ltd | Bipolar cmos semiconductor device and manufacture thereof |
-
1982
- 1982-03-25 JP JP57046269A patent/JPS58164258A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58164258A (ja) | 1983-09-29 |
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