JPH04120376U - リレ−検査回路 - Google Patents

Abstract

(57)【要約】 【目的】 リ−ドリレ−のチャタリングを正確に検出で
きるリレ−検査回路。 【構成】 第１のスイッチと抵抗の中点の電位を第１の
基準電位と比較する第１のコンパレ−タと、第１のスイ
ッチと抵抗の中点の電位を第２の基準電位と比較する第
２のコンパレ−タと、第１のコンパレ−タの出力がプリ
セット端子に接続されＤ端子が共通電位点に接続された
第１のフリップフロップと、第２のコンパレ−タの出力
がプリセット端子に接続されＤ端子が共通電位点に接続
された第２のフリップフロップと、第１、第２のフリッ
プフロップのクロック端子に診断パルスを出力するパル
ス発生回路とを設け、リレ−のチャタリングの検出とと
もに不良モ−ドを検査するようにしている。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、リ−ドリレ−のチャタリングを検出するリレ−検査回路に関し、更 に詳しくは、チャタリングを正確に検出するとともにリ−ドリレ−の故障モ−ド を検査することができるリレ−検査回路に関する。

【０００２】

【従来の技術】

リ−ドリレ−は、半導体スイッチに比べ信頼性が低いが、オン抵抗が低く、オ フ時のリ−ク電流が小さいためＬＳＩテスタ等には広く用いられている。 しかし、リ−ドリレ−は、オン動作の制御信号を受けてから安定に動作するま でチャタリングがあるため、ＬＳＩテスタシステムの要求動作時間までに安定し てオン状態になっていることが必要欠くべからざる条件となっている。 図３は、リ−ドリレ−のチャタリングの検査の様子を示した説明図で、（ａ） はリ−ドリレ−の制御信号Ｓ、（ｂ）はリ−ドリレ−の動作状態、（ｈ）はリ− ドリレ−の動作状態を検査するタイミング信号Ｓ7 を示したものである。 尚、図は、ＬＳＩテスタシステムの要求動作時間Ｔ0 以降にリ−ドリレ−のチ ャタリングが発生がある場合で、リ−ドリレ−が要求動作時間Ｔ0 を満たしてい ない場合を示したものである。

【０００３】

【考案が解決しようとする課題】

しかしながら、このような従来のリ−ドリレ−の検査は、時刻ｔ5 のタイミン グ信号Ｓ73によっても、時点ｔ6 の確認のためのタイミング信号Ｓ74によっても 、その時点のリ−ドリレ−の状態のみを測定しているために、図３の様に要求動 作時間Ｔ0 以降にチャタリングがあってもチャタリングを見逃してしまうことが ある。

【０００４】 本考案は、このような点に鑑みてなされたもので、リ−ドリレ−のチャタリン グを正確に検出するとともに、リレ−の継時的な劣化も検出できるリレ−検査回 路を提供することを目的としている。

【０００５】

【課題を解決するための手段】

このような目的を達成するために、本考案は、 オン／オフして信号を伝達するリレ−の動作状態を検査するリレ−検査回路で あって、 一端が抵抗を介して正電位と接続され、他端が前記リレ−の一端に接続された 第１のスイッチと、 前記リレ−の他端と共通電位間に接続され、前記第１のスイッチと同期してオ ン／オフする第２のスイッチと、 前記第１のスイッチと前記抵抗の中点の電位を前記リレ−の開離不良の判断の 基準になる電位と比較する第１のコンパレ−タと、 前記第１のスイッチと前記抵抗の中点の電位を前記リレ−の接触不良の判断の 基準になる電位と比較する第２のコンパレ−タと、 前記第１のコンパレ−タの出力がプリセット端子に接続され、Ｄ端子が共通電 位点に接続された第１のフリップフロップと、 前記第２のコンパレ−タの出力がプリセット端子に接続され、Ｄ端子が共通電 位点に接続された第２のフリップフロップと、 前記第１、第２のフリップフロップのクロック端子に診断パルスを出力するパ ルス発生回路と、 を設け、前記第１、第２のフリップフロップのＱ端子から出力される信号によ って、前記リレ−のチャタリングの検出とともに不良モ−ドを検査することを特 徴としている。

【０００６】

【作用】

本考案の各構成要素は、次に示すような作用をする。 第１、第２のスイッチは、被検査リ−ドリレ−を接続する。 第１、第２のコンパレ−タは、リ−ドリレ−の開離不良及び接触不良の基準に なる電位を比較し、その結果を第１、第２のＤ型フリップフロップに出力する。 第１、第２のＤ型フリップフロップは、プリセット端子（ＰＲ端子）にロ−レ ベルが入力されている時には、ハイレベルを出力し、プリセット端子（ＰＲ端子 ）にハイレベルが入力されている時には、パルス信号によってＤ端子のデ−タを 出力する。 パルス発生器は、第１、第２のＤ型フリップフロップに診断パルスを出力する 。

【０００７】

【実施例】

以下図面を用いて、本考案の一実施例を詳細に説明する。図１は、本考案の一 実施例を示すリレ−検査回路の構成ブロック図である。１は検査対象のリ−ドリ レ−で、一端に印加される検査信号Ｓ0 をオン／オフして、他端に接続されてい る被検査ＩＣ２（以下ＤＵＴと省略する）に出力する。ＳＷ1 はリ−ドリレ−１ のＤＵＴ２側に接続された第１のスイッチで、抵抗Ｒ1 を介して電源Ｖccに接続 されている。ＳＷ2 は第１のスイッチと同期してオン／オフする第２のスイッチ で、一端がリ−ドリレ−１の信号入力側に接続され、他端が共通電位と接続され ている。

【０００８】 Ｒ2 は分圧抵抗で、電源Ｖccと共通電位間に抵抗Ｒ21、抵抗Ｒ22及び抵抗Ｒ23 が直列接続されて設けられている。 ３は第１のコンパレ−タで、非反転入力端子に第１のスイッチＳＷ1 と抵抗Ｒ 1 の中点（ａ点）が接続され、反転入力端子に抵抗Ｒ21と抵抗Ｒ22の中点（ｂ点 ）が接続されている。 ４は第２のコンパレ−タで、非反転入力端子に抵抗Ｒ22と抵抗Ｒ23の中点（ｃ 点）が接続され、反転入力端子に第１のスイッチＳＷ1 と抵抗Ｒ1 の中点（ａ点 ）が接続されている。

【０００９】 ５は第１のコンパレ−タ３の出力がプリセット端子（ＰＲ端子）に接続された 第１のＤ型フリップフロップで、Ｄ端子が共通電位点に接続され、クロック端子 （ＣＫ端子）がパルス発生器６に接続されている。 ７は第２のコンパレ−タ４の出力がプリセット端子（ＰＲ端子）に接続された 第２のＤ型フリップフロップで、Ｄ端子が共通電位点に接続され、クロック端子 （ＣＫ端子）がパルス発生器６に接続されている。

【００１０】 第１、第２のＤ型フリップフロップ５、７は、パルス発生器６から入力される 診断パルス信号で、プリセット端子（ＰＲ端子）に入力される信号に基づいてＱ 出力をＣＰＵ８に出力する。 ここで用いられるＤ型フリップフロップは、プリセット端子（ＰＲ端子）にロ −レベルが入力されている時には、ハイレベルを出力し、プリセット端子（ＰＲ 端子）にハイレベルが入力されている時には、診断パルス信号によってＤ端子の デ−タを出力するようになっている。 尚、ＣＰＵは、第１、第２のスイッチＳＷ1,2 やパルス発生器６等を制御する他 に、第１、第２のＤ型フリップフロップ５、７の出力によってリ−ドリレ−１の 動作状態を判断する。

【００１１】 図２は、本考案のリレ−検査回路の動作を説明するタイムチャ−トで、（ａ） はＣＰＵからリ−ドリレ−に出力される制御信号Ｓ1 、（ｂ）はリ−ドリレ−の 動作状態、（ｃ）は第１のコンパレ−タの出力信号Ｓ2 、（ｄ）は第２のコンパ レ−タの出力信号Ｓ3 、（ｅ）はパルス発生器から出力される診断パルス信号Ｓ 4 、（ｆ）は第１のＤ型フリップフロップの出力信号Ｓ5 、（ｇ）は第２のＤ型 フリップフロップの出力信号Ｓ6 、（ｈ）はＣＰＵの読み込みのタイミング信号 Ｓ7 である。尚、電源Ｖccは5 Ｖとし、各抵抗は、Ｒ1 ＝560 Ω、Ｒ21＝5.1 Ｋ Ω、Ｒ22＝5.1 ＫΩ、Ｒ23＝200 Ωとする。このため、ａ点の電位は、スイッチ ＳＷ1,2 のオン状態のもとで0.09Ｖ以下になり（リレ−のオン抵抗は10Ωと仮定 して）、ｂ点は2.5 Ｖ、ｃ点は0.1 Ｖとなる。

【００１２】 (1) 先ず、ＣＰＵ８は、第１、第２のスイッチＳＷ1,2 をオンにし、続いて、リ −ドリレ−１にオンする命令を出力する。 (2) リ−ドリレ−１は、ＣＰＵ８からの信号によって駆動コイルに電圧が印加さ れてオン状態になる。 (3) リ−ドリレ−１は、オン／オフを繰り返した後、すなわち，Ｔ1 時間のチャ タリングの後、オン状態で安定する。 (4) パルス発生器６は、ＣＰＵ８の命令に基づいて、時刻ｔ1 で第１の診断パル スＳを第１、第２のＤ型フリップフロップ５、７に出力する。

【００１３】 (5) 次に、ＣＰＵ８は、時刻ｔ2 の第１のタイミング信号Ｓ71によって、第１の Ｄ型フリップフロップ５からハイレベルを読込み、第２のＤ型フリップフロップ ７からロ−レベルを読み込む。 ＣＰＵ８は、第１のＤ型フリップフロップ５がハイレベルで第２のＤ型フリッ プフロップ７がロ−レベルの時、リ−ドリレ−１がオンになっていると判断する 。(6) しかし、時刻ｔ3 で、リ−ドリレ−１は、再びオフ状態になり、第１のコ ンパレ−タ３の出力信号Ｓ2 は、ハイレベルに反転し、第２のコンパレ−タ４の 出力信号Ｓ3 は、ロ−レベルに反転する。

【００１４】 (7) この時、第１のＤ型フリップフロップ５のＱ出力は、ハイレベルのままであ るが、第２のＤ型フリップフロップ７は、プリセット端子（ＰＲ端子）がロ−レ ベルに反転するために、Ｑ出力がハイレベルに反転する。 (8) 次に、ＣＰＵ８は、時刻ｔ4 の第２のタイミング信号Ｓ72によって、第１、 第２のＤ型フリップフロップ５、７の出力信号Ｓ5,6 を読み込む。ＣＰＵ８は、 第２のＤ型フリップフロップ７の出力信号Ｓ6 がハイレベルに反転しているのを 検出して、チャタリングの発生を判断する。 尚、第２のＤ型フリップフロップ７の破線で示した出力信号Ｓ6 は、チャタリ ングが起きない場合の出力を示したものである。

【００１５】 次に、リ−ドリレ−の故障モ−ドの判断基準について説明する。 リ−ドリレ−の接触抵抗が大きくなった場合 ａ点の電位がｃ点の電位より高くなると、第２のコンパレ−タ４は、出力信号 Ｓ3 がロ−レベルに反転する。このため、第１、第２のＤ型フリップフロップ５ ，７の出力信号Ｓ5,6 は、共にハイレベルになり、ＣＰＵ８は、リ−ドリレ−１ が異常であると判断する。

【００１６】 リ−ドリレ−の開離不良が生じた場合 ａ点の電位がｂ点の電位より低くなると、第１のコンパレ−タ３は、出力信号 Ｓ2 がロ−レベルに反転する。このため、第１、第２のＤ型フリップフロップ５ 、７の出力信号Ｓ5,6 は、共にハイレベルになり、ＣＰＵ８は、リ−ドリレ−１ が異常であると判断する。

【００１７】

【考案の効果】

以上、詳細に説明したように、本考案のリレ−検査回路は、リ−ドリレ−の動 作状態を検査信号が出力された時点だけでなく、それ以後についても判断できる ようになっているために，リ−ドリレ−のチャタリングを正確に検出するととも に、リレ−の継時的な劣化も検出できる。

【図面の簡単な説明】

【図１】本考案の一実施例を示すリレ−検査回路の構成
ブロック図である。

【図２】本考案のリレ−検査回路の動作を説明するタイ
ムチャ−トである。

【図３】リ−ドリレ−のチャタリングの検査の様子を示
した説明図である。

【符号の説明】

１ リ−ドリレ− ３ 第１のコンパレ−タ ４ 第２のコンパレ−タ ５ 第１のＤ型フリップフロップ ６ パルス発生器 ７ 第２のＤ型フリップフロップ ８ ＣＰＵ ＳＷ1 第１のスイッチ ＳＷ2 第２のスイッチ Ｒ1 抵抗

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 オン／オフして信号を伝達するリレ−の
   動作状態を検査するリレ−検査回路であって、一端が抵
   抗を介して正電位と接続され、他端が前記リレ−の一端
   に接続された第１のスイッチと、前記リレ−の他端と共
   通電位間に接続され、前記第１のスイッチと同期してオ
   ン／オフする第２のスイッチと、前記第１のスイッチと
   前記抵抗の中点の電位を前記リレ−の開離不良の判断の
   基準になる電位と比較する第１のコンパレ−タと、前記
   第１のスイッチと前記抵抗の中点の電位を前記リレ−の
   接触不良の判断の基準になる電位と比較する第２のコン
   パレ−タと、前記第１のコンパレ−タの出力がプリセッ
   ト端子に接続され、Ｄ端子が共通電位点に接続された第
   １のフリップフロップと、前記第２のコンパレ−タの出
   力がプリセット端子に接続され、Ｄ端子が共通電位点に
   接続された第２のフリップフロップと、前記第１、第２
   のフリップフロップのクロック端子に診断パルスを出力
   するパルス発生回路と、を設け、前記第１、第２のフリ
   ップフロップのＱ端子から出力される信号によって、前
   記リレ−のチャタリングの検出とともに不良モ−ドを検
   査することを特徴としたリレ−検査回路。