JPH0412049B2 - - Google Patents
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- JPH0412049B2 JPH0412049B2 JP57215190A JP21519082A JPH0412049B2 JP H0412049 B2 JPH0412049 B2 JP H0412049B2 JP 57215190 A JP57215190 A JP 57215190A JP 21519082 A JP21519082 A JP 21519082A JP H0412049 B2 JPH0412049 B2 JP H0412049B2
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- JP
- Japan
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- transistor
- reference voltage
- voltage
- pulse
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
Description
【発明の詳細な説明】
この発明はパルス発生回路に係り、特に、電圧
レベルの変化を検出してパルスを発生させるパル
ス発生回路に関する。
レベルの変化を検出してパルスを発生させるパル
ス発生回路に関する。
第１図は従来のパルス発生回路を示している。
このパルス発生回路は、エツジトリガタイプの単
安定マルチバイブレータを使用し、時定数回路２
のコンデンサ４が放電するとき、この放電に同期
したパルスを発生させている。このパルス発生回
路には単安定マルチバイブレータ６とコンパレー
タ８が設置されており、時定数回路２は単安定マ
ルチバイブレータ６とコンパレータ８に共用され
ている。
このパルス発生回路は、エツジトリガタイプの単
安定マルチバイブレータを使用し、時定数回路２
のコンデンサ４が放電するとき、この放電に同期
したパルスを発生させている。このパルス発生回
路には単安定マルチバイブレータ６とコンパレー
タ８が設置されており、時定数回路２は単安定マ
ルチバイブレータ６とコンパレータ８に共用され
ている。
時定数回路２は電圧印加端子１０と基準電位点
との間に抵抗１２を介して前記コンデンサ４を接
続して構成されている。なお、パルス発生回路は
集積回路で構成され、端子１４は外部接続用のピ
ンである。
との間に抵抗１２を介して前記コンデンサ４を接
続して構成されている。なお、パルス発生回路は
集積回路で構成され、端子１４は外部接続用のピ
ンである。
単安定マルチバイブレータ６にはコンデンサ４
の充放電を切り換えるスイツチング回路１６と、
このスイツチング回路１６を制御するスイツチン
グ制御回路１８と、コンデンサ４の端子電圧を検
出してスイツチング制御回路１８を制御する電圧
比較回路２０とが設置されている。
の充放電を切り換えるスイツチング回路１６と、
このスイツチング回路１６を制御するスイツチン
グ制御回路１８と、コンデンサ４の端子電圧を検
出してスイツチング制御回路１８を制御する電圧
比較回路２０とが設置されている。
コンデンサ４の両端子間には前記スイツチング
回路１６が設置され、このスイツチング回路１６
にはコンデンサ４の端子間に抵抗２２を介してト
ランジスタ２４がエミツタを基準電位点側にして
接続されている。
回路１６が設置され、このスイツチング回路１６
にはコンデンサ４の端子間に抵抗２２を介してト
ランジスタ２４がエミツタを基準電位点側にして
接続されている。
スイツチング制御回路１８はNANDゲート２
６，２８，３０，３２及びフリツプフロツプ回路
３４，３６で構成され、フリツプフロツプ回路３
４はNANDゲート３８，４０、フリツプフロツ
プ回路３６はNANDゲート４２，４４で構成さ
れている。NANDゲート２６，３０，３２はイ
ンバータとして使用され、NANDゲート２６に
はトリガパルスが与えられる入力端子４６が形成
されている。即ち、このスイツチング制御回路１
８はトリガパルスに応動してスイツチング回路１
６を制御し、前期電圧比較回路２０の出力に基づ
いて初期状態に復帰し得るように構成されてい
る。
６，２８，３０，３２及びフリツプフロツプ回路
３４，３６で構成され、フリツプフロツプ回路３
４はNANDゲート３８，４０、フリツプフロツ
プ回路３６はNANDゲート４２，４４で構成さ
れている。NANDゲート２６，３０，３２はイ
ンバータとして使用され、NANDゲート２６に
はトリガパルスが与えられる入力端子４６が形成
されている。即ち、このスイツチング制御回路１
８はトリガパルスに応動してスイツチング回路１
６を制御し、前期電圧比較回路２０の出力に基づ
いて初期状態に復帰し得るように構成されてい
る。
また、電圧比較回路２０はトランジスタ４８，
５０，５２，５４，５６、抵抗５８，６０，６
２，６４，６５で構成されている。トランジスタ
４８，５０はエミツタを共通に接続し、トランジ
スタ４８のベースには前記コンデンサ４の端子電
圧が印加され、他方のトランジスタ５０のベース
には抵抗６０，６２の分圧回路で基準電圧が設定
されている。トランジスタ５０のコレクタと電圧
印加端子１０との間には、ダイオード接続された
トランジスタ５２が接続され、このトランジスタ
５２のベース・コレクタにはトランジスタ５４の
ベースが接続され、このトランジスタ５４のコレ
クタは抵抗６５を介して基準電位点に接続されて
いるとともに、トランジスタ５６のベースに接続
されている。このトランジスタ５６のコレクタに
発生するパルス出力は、スイツチング制御回路１
８のNANDゲート３０に与えられている。
５０，５２，５４，５６、抵抗５８，６０，６
２，６４，６５で構成されている。トランジスタ
４８，５０はエミツタを共通に接続し、トランジ
スタ４８のベースには前記コンデンサ４の端子電
圧が印加され、他方のトランジスタ５０のベース
には抵抗６０，６２の分圧回路で基準電圧が設定
されている。トランジスタ５０のコレクタと電圧
印加端子１０との間には、ダイオード接続された
トランジスタ５２が接続され、このトランジスタ
５２のベース・コレクタにはトランジスタ５４の
ベースが接続され、このトランジスタ５４のコレ
クタは抵抗６５を介して基準電位点に接続されて
いるとともに、トランジスタ５６のベースに接続
されている。このトランジスタ５６のコレクタに
発生するパルス出力は、スイツチング制御回路１
８のNANDゲート３０に与えられている。
また、コンパレータ８はトランジスタ６６，６
８，７０，７２，７４、抵抗７６，７８，８０，
８２，８４で構成され、単安定マルチバイブレー
タ６の電圧比較回路２０と同様の回路構成となつ
ている。即ち、トランジスタ６６のベースにはコ
ンデンサ４の端子電圧が印加され、他方のトラン
ジスタ６８には抵抗７８，８０の分圧回路で基準
電圧が設定されている。
８，７０，７２，７４、抵抗７６，７８，８０，
８２，８４で構成され、単安定マルチバイブレー
タ６の電圧比較回路２０と同様の回路構成となつ
ている。即ち、トランジスタ６６のベースにはコ
ンデンサ４の端子電圧が印加され、他方のトラン
ジスタ６８には抵抗７８，８０の分圧回路で基準
電圧が設定されている。
そして、フリツプフロツプ回路３６のNAND
ゲート４４から取り出される単安定マルチバイブ
レータ６の出力パルスと、コンパレータ８の出力
パルスとは、NANDゲート８６に与えられ、こ
のNANDゲート８６の出力はインバータ８８を
介して反転され、出力端子９０から取り出される
ように成つている。
ゲート４４から取り出される単安定マルチバイブ
レータ６の出力パルスと、コンパレータ８の出力
パルスとは、NANDゲート８６に与えられ、こ
のNANDゲート８６の出力はインバータ８８を
介して反転され、出力端子９０から取り出される
ように成つている。
このようなパルス発生回路において、第２図Ａ
に示すトリガパルスが入力端子４６に与えられる
と、このトリガパルスに同期してスイツチング制
御回路１８は、NANDゲート３２から低(L)レベ
ル出力を発生し、トランジスタ２４は不導通状態
となる。コンデンサ４は抵抗１２を介して第２図
Ｂに示すように充電され、その端子電圧は電圧比
較回路２０に与えられる。
に示すトリガパルスが入力端子４６に与えられる
と、このトリガパルスに同期してスイツチング制
御回路１８は、NANDゲート３２から低(L)レベ
ル出力を発生し、トランジスタ２４は不導通状態
となる。コンデンサ４は抵抗１２を介して第２図
Ｂに示すように充電され、その端子電圧は電圧比
較回路２０に与えられる。
コンデンサ４の充電電圧が電圧比較回路２０の
基準電圧VMに到達すると、トランジスタ４８，
５０の動作は反転し、トランジスタ５０は不導通
状態になる。抵抗６０，６２の抵抗値をR60、
R62とすると、基準電圧VMは、 VM＝R62Vcc／（R60＋R62） ……(1) で与えられる。
基準電圧VMに到達すると、トランジスタ４８，
５０の動作は反転し、トランジスタ５０は不導通
状態になる。抵抗６０，６２の抵抗値をR60、
R62とすると、基準電圧VMは、 VM＝R62Vcc／（R60＋R62） ……(1) で与えられる。
トランジスタ５０が不導通状態に移行すると、
この動作はトランジスタ５２，５４を介してトラ
ンジスタ５６を付与され、トランジスタ５６は不
導通状態に移行し、このコレクタ電位は高(H)レベ
ルとなる。このコレクタ出力はNANDゲート３
０に与えられ、この結果、NANDゲート３２の
出力はＨレベルとなり、トランジスタ２４は導通
状態に移行する。この場合、NANDゲート４２
には第２図Ｃに示すパルスが発生し、NANDゲ
ート４４には第２図Ｄに示すパルスが発生する。
この動作はトランジスタ５２，５４を介してトラ
ンジスタ５６を付与され、トランジスタ５６は不
導通状態に移行し、このコレクタ電位は高(H)レベ
ルとなる。このコレクタ出力はNANDゲート３
０に与えられ、この結果、NANDゲート３２の
出力はＨレベルとなり、トランジスタ２４は導通
状態に移行する。この場合、NANDゲート４２
には第２図Ｃに示すパルスが発生し、NANDゲ
ート４４には第２図Ｄに示すパルスが発生する。
また、コンパレータ８には、抵抗７８，８０で
基準電圧VMより低い値の基準電圧VL（＜VM）が
設定されているので、コンデンサ４の端子電圧が
この電圧を越えているとき、トランジスタ７４に
は第２図Ｅに示すパルスが発生する。ここで、抵
抗７８，８０の抵抗値をR78、R80とすると、基
準電圧VLは、 VL＝R80Vcc／（R78＋R80）
……(2) で与えられる。
基準電圧VMより低い値の基準電圧VL（＜VM）が
設定されているので、コンデンサ４の端子電圧が
この電圧を越えているとき、トランジスタ７４に
は第２図Ｅに示すパルスが発生する。ここで、抵
抗７８，８０の抵抗値をR78、R80とすると、基
準電圧VLは、 VL＝R80Vcc／（R78＋R80）
……(2) で与えられる。
このパルスはNANDゲート４４で与えられる
第２図Ｄに示すパルスとともにNANDゲート８
６に与えられ、出力端子９０には第２図Ｆのパル
スが発生する。
第２図Ｄに示すパルスとともにNANDゲート８
６に与えられ、出力端子９０には第２図Ｆのパル
スが発生する。
このようなパルス発生回路では、構成が複雑化
して集積回路化に手数を要するとともに、コンパ
レータ８のトランジスタ６６が導通状態にあると
き（端子１４の電位がVLより高いとき）、この構
成トランジスタのベース電流の影響で時定数が変
化し、パルス幅に誤差を生じる欠点がある。
して集積回路化に手数を要するとともに、コンパ
レータ８のトランジスタ６６が導通状態にあると
き（端子１４の電位がVLより高いとき）、この構
成トランジスタのベース電流の影響で時定数が変
化し、パルス幅に誤差を生じる欠点がある。
そこで、この発明は、構成の簡略化とともに、
時定数の変化によつてパルス幅に生じる誤差を無
くしたパルス発生回路の提供を目的とする。
時定数の変化によつてパルス幅に生じる誤差を無
くしたパルス発生回路の提供を目的とする。
即ち、この発明のパルス発生回路は、第１の抵
抗１２を通して充電されるコンデンサ４を備えた
時定数回路２と、前記コンデンサに並列に接続さ
れて放電回路を構成するスイツチング回路１６
と、エミツタを共通化した第１及び第２のトラン
ジスタ４８，５０から成る差動対が設置され、上
限基準電圧及び下限基準電圧を設定すべき第２、
第３及び第４の抵抗９４，９６，９８の直列回路
が設置され、前記第１のトランジスタのベースに
前記コンデンサの充電電圧、前記第２のトランジ
スタのベースに前記上限基準電圧又は前記下限基
準電圧が加えられ、前記上限基準電圧又は前記下
限基準電圧と前記コンデンサの充電電圧との大小
関係により出力パルスを発生する電圧比較回路２
０と、この電圧比較回路の前記第４の抵抗に並列
に接続されるとともに、ベースに前記出力パルス
が第５の抵抗１０２を介して加えられて前記出力
パルスに応じてスイツチングし、前記第２のトラ
ンジスタのベースに非導通時に前記上限基準電圧
を設定し、その導通時に前記下限基準電圧を設定
するヒステリシス回路９２をなす第３のトランジ
スタ１００と、トリガパルスの到来により前記ス
イツチング回路を非導通状態にし、前記電圧比較
回路の前記出力パルスの到来によつて前記スイツ
チング回路を導通状態にするスイツチング制御回
路１８とを具備してなるものである。
抗１２を通して充電されるコンデンサ４を備えた
時定数回路２と、前記コンデンサに並列に接続さ
れて放電回路を構成するスイツチング回路１６
と、エミツタを共通化した第１及び第２のトラン
ジスタ４８，５０から成る差動対が設置され、上
限基準電圧及び下限基準電圧を設定すべき第２、
第３及び第４の抵抗９４，９６，９８の直列回路
が設置され、前記第１のトランジスタのベースに
前記コンデンサの充電電圧、前記第２のトランジ
スタのベースに前記上限基準電圧又は前記下限基
準電圧が加えられ、前記上限基準電圧又は前記下
限基準電圧と前記コンデンサの充電電圧との大小
関係により出力パルスを発生する電圧比較回路２
０と、この電圧比較回路の前記第４の抵抗に並列
に接続されるとともに、ベースに前記出力パルス
が第５の抵抗１０２を介して加えられて前記出力
パルスに応じてスイツチングし、前記第２のトラ
ンジスタのベースに非導通時に前記上限基準電圧
を設定し、その導通時に前記下限基準電圧を設定
するヒステリシス回路９２をなす第３のトランジ
スタ１００と、トリガパルスの到来により前記ス
イツチング回路を非導通状態にし、前記電圧比較
回路の前記出力パルスの到来によつて前記スイツ
チング回路を導通状態にするスイツチング制御回
路１８とを具備してなるものである。
以下、この発明を図面に示した実施例を参照し
て詳細に説明する。第３図はこの発明のパルス発
生回路の実施例を示し、第１図のパルス発生回路
と同一部分には同一符号が付してある。図におい
て、このパルス発生回路には、第１の抵抗１２を
介して充電されるコンデンサ４を備えた時定数回
路２が設置されているとともに、エミツタを共通
に接続した第１及び第２のトランジスタ４８，５
０から成る差動対を備えた電圧比較回路２０が設
置され、この電圧比較回路２０は、その内部にヒ
ステリシス回路９２を付加したものである。即
ち、電圧印加端子１０と基準電位点との間には基
準電圧を設定するための第２、第３及び第４の抵
抗９４，９６，９８が直列に接続され、抵抗９４
と抵抗９６，９８との分圧点にはトランジスタ５
０のベースが接続されるとともに、抵抗９８の端
子間にスイツチング用の第３のトランジスタ１０
０がエミツタを基準電位点側にして接続されてい
る。このトランジスタ１００のベースにはトラン
ジスタ５６のコレクタが第５の抵抗１０２を介し
て接続されるとともに、出力端子１０４が形成さ
れている。
て詳細に説明する。第３図はこの発明のパルス発
生回路の実施例を示し、第１図のパルス発生回路
と同一部分には同一符号が付してある。図におい
て、このパルス発生回路には、第１の抵抗１２を
介して充電されるコンデンサ４を備えた時定数回
路２が設置されているとともに、エミツタを共通
に接続した第１及び第２のトランジスタ４８，５
０から成る差動対を備えた電圧比較回路２０が設
置され、この電圧比較回路２０は、その内部にヒ
ステリシス回路９２を付加したものである。即
ち、電圧印加端子１０と基準電位点との間には基
準電圧を設定するための第２、第３及び第４の抵
抗９４，９６，９８が直列に接続され、抵抗９４
と抵抗９６，９８との分圧点にはトランジスタ５
０のベースが接続されるとともに、抵抗９８の端
子間にスイツチング用の第３のトランジスタ１０
０がエミツタを基準電位点側にして接続されてい
る。このトランジスタ１００のベースにはトラン
ジスタ５６のコレクタが第５の抵抗１０２を介し
て接続されるとともに、出力端子１０４が形成さ
れている。
そして、このパルス発生回路において、スイツ
チング回路１６及びスイツチング制御回路１８は
第１図のパルス発生回路と同様に構成され、前記
コンパレータ８は不要に成つている。
チング回路１６及びスイツチング制御回路１８は
第１図のパルス発生回路と同様に構成され、前記
コンパレータ８は不要に成つている。
以上の構成に基づき、その動作を第４図の動作
波形を参照して説明する。第４図Ａは入力端子４
６に与えられるトリガパルス、第４図Ｂはコンデ
ンサ４の充放電波形を示し、トリガパルスが与え
られてからコンデンサ４の充放電波形が形成され
るまでの動作は第１図のパルス発生回路における
単安定マルチバイブレータ６の動作と同様であ
る。従つて、NANDゲート４２に形成された出
力端子１０６には第４図Ｃに示すパルスが発生
し、NANDゲート４４に形成された出力端子１
０８には第４図Ｄに示すパルスが発生する。
波形を参照して説明する。第４図Ａは入力端子４
６に与えられるトリガパルス、第４図Ｂはコンデ
ンサ４の充放電波形を示し、トリガパルスが与え
られてからコンデンサ４の充放電波形が形成され
るまでの動作は第１図のパルス発生回路における
単安定マルチバイブレータ６の動作と同様であ
る。従つて、NANDゲート４２に形成された出
力端子１０６には第４図Ｃに示すパルスが発生
し、NANDゲート４４に形成された出力端子１
０８には第４図Ｄに示すパルスが発生する。
ここで、基準電圧の形成について説明すると、
抵抗９４，９６，９８の抵抗値をR94、R96、R98
とすると、上限基準電圧VMはトランジスタ１０
０が不導通状態にあるとき与えられ、その値は、 VM＝（R96＋R98）Vcc／（R94＋R96＋R98）
……(3) となり、また、トランジスタ１００が導通状態に
あるとき設定される下限基準電圧VLは、 VL＝R96Vcc／（R94＋R96） ……(4) で与えられる。
抵抗９４，９６，９８の抵抗値をR94、R96、R98
とすると、上限基準電圧VMはトランジスタ１０
０が不導通状態にあるとき与えられ、その値は、 VM＝（R96＋R98）Vcc／（R94＋R96＋R98）
……(3) となり、また、トランジスタ１００が導通状態に
あるとき設定される下限基準電圧VLは、 VL＝R96Vcc／（R94＋R96） ……(4) で与えられる。
コンデンサ４が上限基準電圧VMに到達すると、
トランジスタ４８，５０の動作は反転し、トラン
ジスタ５０が不導通状態に移行するため、トラン
ジスタ５２，５４及びトランジスタ５６が不導通
状態に移行し、出力端子１０４はＨレベルに移行
する。このとき、トランジスタ１００は導通状態
に移行してトランジスタ５０のベースに下限基準
電圧VLが設定されるため、コンデンサ４の端子
電圧が放電によつて低下しても、その端子電圧の
値が下限基準電圧VLより高い場合には、出力端
子１０４はＨレベルとなる。この結果、出力端子
１０４には第４図Ｅに示すパルスが発生し、この
パルスは第２図Ｆに示すパルスと同等のものであ
る。
トランジスタ４８，５０の動作は反転し、トラン
ジスタ５０が不導通状態に移行するため、トラン
ジスタ５２，５４及びトランジスタ５６が不導通
状態に移行し、出力端子１０４はＨレベルに移行
する。このとき、トランジスタ１００は導通状態
に移行してトランジスタ５０のベースに下限基準
電圧VLが設定されるため、コンデンサ４の端子
電圧が放電によつて低下しても、その端子電圧の
値が下限基準電圧VLより高い場合には、出力端
子１０４はＨレベルとなる。この結果、出力端子
１０４には第４図Ｅに示すパルスが発生し、この
パルスは第２図Ｆに示すパルスと同等のものであ
る。
このパルス発生回路によれば、第３図に示すよ
うに、第１図に示したコンパータ８を要すること
なく同様のパルスを形成することができ、トラン
ジスタ等の素子を削減等によりその構成の簡略化
を図ることができ、従来回路のコンパータ８に代
わる単一の電圧比較回路２０のみで構成されるた
め、ベース電流による充電時の時定数の変化に伴
うパルス幅の乱れがなく、精度の高いパルスを形
成することができる。
うに、第１図に示したコンパータ８を要すること
なく同様のパルスを形成することができ、トラン
ジスタ等の素子を削減等によりその構成の簡略化
を図ることができ、従来回路のコンパータ８に代
わる単一の電圧比較回路２０のみで構成されるた
め、ベース電流による充電時の時定数の変化に伴
うパルス幅の乱れがなく、精度の高いパルスを形
成することができる。
以上説明したように、この発明によれば、構成
の簡略化によつて容易に集積回路化することがで
き、しかも、時定数の変化でパルス幅に生じる誤
差を無くすることができ、精度の高いパルスを発
生させることができる。
の簡略化によつて容易に集積回路化することがで
き、しかも、時定数の変化でパルス幅に生じる誤
差を無くすることができ、精度の高いパルスを発
生させることができる。
第１図は従来のパルス発生回路を示す回路図、
第２図はその動作波形を示す説明図、第３図はこ
の発明のパルス発生回路の実施例を示す回路図、
第４図はその動作波形を示す説明図である。 ２……時定数回路、４……コンデンサ、１２…
…第１の抵抗、１６……スイツチング回路、１８
……スイツチング制御回路、２０……電圧比較回
路、４８……第１のトランジスタ、５０……第２
のトランジスタ、９２……ヒステリシス回路、９
４……第２の抵抗、９６……第３の抵抗、９８…
…第４の抵抗、１００……第３のトランジスタ、
１０２……第５の抵抗。
第２図はその動作波形を示す説明図、第３図はこ
の発明のパルス発生回路の実施例を示す回路図、
第４図はその動作波形を示す説明図である。 ２……時定数回路、４……コンデンサ、１２…
…第１の抵抗、１６……スイツチング回路、１８
……スイツチング制御回路、２０……電圧比較回
路、４８……第１のトランジスタ、５０……第２
のトランジスタ、９２……ヒステリシス回路、９
４……第２の抵抗、９６……第３の抵抗、９８…
…第４の抵抗、１００……第３のトランジスタ、
１０２……第５の抵抗。
Claims (1)
- 【特許請求の範囲】 １ 第１の抵抗を通して充電されるコンデンサを
備えた時定数回路と、 前記コンデンサに並列に接続されて放電回路を
構成するスイツチング回路と、 エミツタを共通化した第１及び第２のトランジ
スタから成る差動対が設置され、上限基準電圧及
び下限基準電圧を設定すべき第２、第３及び第４
の抵抗の直列回路が設置され、前記第１のトラン
ジスタのベースに前記コンデンサの充電電圧、前
記第２のトランジスタのベースに前記上限基準電
圧又は前記下限基準電圧が加えられ、前記上限基
準電圧又は前記下限基準電圧と前記コンデンサの
充電電圧との大小関係により出力パルスを発生す
る電圧比較回路と、 この電圧比較回路の前記第４の抵抗に並列に接
続されるとともに、ベースに前記出力パルスが第
５の抵抗を介して加えられて前記出力パルスに応
じてスイツチングし、前記第２のトランジスタの
ベースに非導通時に前記上限基準電圧を設定し、
その導通時に前記下限基準電圧を設定するヒステ
リシス回路をなす第３のトランジスタと、 トリガパルスの到来により前記スイツチング回
路を非導通状態にし、前記電圧比較回路の前記出
力パルスの到来によつて前記スイツチング回路を
導通状態にするスイツチング制御回路と、 を具備してなることを特徴とするパルス発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215190A JPS59104819A (ja) | 1982-12-07 | 1982-12-07 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215190A JPS59104819A (ja) | 1982-12-07 | 1982-12-07 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104819A JPS59104819A (ja) | 1984-06-16 |
| JPH0412049B2 true JPH0412049B2 (ja) | 1992-03-03 |
Family
ID=16668166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215190A Granted JPS59104819A (ja) | 1982-12-07 | 1982-12-07 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104819A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102608410B (zh) * | 2011-12-12 | 2015-03-25 | 中国电力科学研究院 | 一种脉冲发生电路、电压测量电路及其测量方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250040U (ja) * | 1975-10-03 | 1977-04-09 | ||
| JPS6026326B2 (ja) * | 1979-06-20 | 1985-06-22 | 松下電器産業株式会社 | 水平発振回路 |
-
1982
- 1982-12-07 JP JP57215190A patent/JPS59104819A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59104819A (ja) | 1984-06-16 |
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