JPH0628832Y2 - リセット信号発生回路 - Google Patents
リセット信号発生回路Info
- Publication number
- JPH0628832Y2 JPH0628832Y2 JP8360989U JP8360989U JPH0628832Y2 JP H0628832 Y2 JPH0628832 Y2 JP H0628832Y2 JP 8360989 U JP8360989 U JP 8360989U JP 8360989 U JP8360989 U JP 8360989U JP H0628832 Y2 JPH0628832 Y2 JP H0628832Y2
- Authority
- JP
- Japan
- Prior art keywords
- reset signal
- voltage
- gate
- power supply
- point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Electronic Switches (AREA)
Description
【考案の詳細な説明】 ［産業上の利用分野］ この考案は電源を投入した直後に回路内のロックのリセ
ットを行うためリセット信号を発生するリセット信号発
生装置に関するものである。
ットを行うためリセット信号を発生するリセット信号発
生装置に関するものである。
［従来の技術］ 第２図は従来のこの種のリセット信号発生回路の構成を
示す回路図で、図において１は電源端子、２はシュミッ
トトリガタイプのバッフア、Ｒは抵抗、Ｃはキャパシタ
である。
示す回路図で、図において１は電源端子、２はシュミッ
トトリガタイプのバッフア、Ｒは抵抗、Ｃはキャパシタ
である。
第３図は第２図の回路の各部の電圧波形を示す波形図
で、図において横軸は時間ｔ、縦軸は電圧を示す。
（ａ），（ｃ）は電源電圧、（ｂ），（ｄ）はＥ点の電
圧を示す。ｔ０において電源が投入されたとすると、通
常の場合電源電圧は第３図（ａ）のように立ち上がり、
ｔ１点においてこの電源により動作する総ての回路が正
常な動作をする状態になる。Ｅ点電圧はＲＣの時定数の
ために同図（ｂ）のように立ち上がり、ｔ２点に到ると
バッフア２を動作させるに充分な電圧となってリセット
信号３が発生する。すなわち、第３図（ａ），（ｂ）の
関係ではロジックが正常な動作をする状態に達した後リ
セット信号が発生される。
で、図において横軸は時間ｔ、縦軸は電圧を示す。
（ａ），（ｃ）は電源電圧、（ｂ），（ｄ）はＥ点の電
圧を示す。ｔ０において電源が投入されたとすると、通
常の場合電源電圧は第３図（ａ）のように立ち上がり、
ｔ１点においてこの電源により動作する総ての回路が正
常な動作をする状態になる。Ｅ点電圧はＲＣの時定数の
ために同図（ｂ）のように立ち上がり、ｔ２点に到ると
バッフア２を動作させるに充分な電圧となってリセット
信号３が発生する。すなわち、第３図（ａ），（ｂ）の
関係ではロジックが正常な動作をする状態に達した後リ
セット信号が発生される。
然し、電源によっては第３図（ｃ）に示すような立ち上
がり特性のものがある。この場合Ｅ点の電圧はほぼ電源
電圧と同様な立ち上がりを示し第３図（ｄ）に示すよう
になる。こうした場合はｔ２点でリセット信号が出た後
っでｔ３の時点になってはじめて回路が正常に動作する
ようになるので、リセット信号が無効になる。
がり特性のものがある。この場合Ｅ点の電圧はほぼ電源
電圧と同様な立ち上がりを示し第３図（ｄ）に示すよう
になる。こうした場合はｔ２点でリセット信号が出た後
っでｔ３の時点になってはじめて回路が正常に動作する
ようになるので、リセット信号が無効になる。
［考案が解決しようとする課題］ 以上のように従来の回路では電源の立ち上がりがＲＣの
時定数（第２図）に比して遅くなるとリセット信号が有
効でなくなる場合があり、これを避けるためＲＣを大き
くするには大きな抵抗と大きなキャパシタを用いねばな
らず不利であるという問題があった。
時定数（第２図）に比して遅くなるとリセット信号が有
効でなくなる場合があり、これを避けるためＲＣを大き
くするには大きな抵抗と大きなキャパシタを用いねばな
らず不利であるという問題があった。
この考案は従来のものにおける上記の課題を解決し、電
源電圧がどのような立ち上がりをしても有効なリセット
信号を発生することができるリセット信号発生回路を提
供することを目的としている。
源電圧がどのような立ち上がりをしても有効なリセット
信号を発生することができるリセット信号発生回路を提
供することを目的としている。
［課題を解決するための手段］ この考案では、従来の回路の時定数ＲＣの抵抗ＲはＦＥ
Ｔのオン状態の内部抵抗とし、このＦＥＴは電源電圧が
所定の電圧値に到達した後にはじめてオン状態になるよ
うに制御した。
Ｔのオン状態の内部抵抗とし、このＦＥＴは電源電圧が
所定の電圧値に到達した後にはじめてオン状態になるよ
うに制御した。
［作用］ 電源電圧が所定の電圧値に達した後にキャパシタの充電
が開始されるので、電源電圧の立ち上がり波形いかんに
関せず、時定数ＲＣの値をあまり大きくする必要はなく
なる。
が開始されるので、電源電圧の立ち上がり波形いかんに
関せず、時定数ＲＣの値をあまり大きくする必要はなく
なる。
［実施例］ 以下図面についてこの考案の実施例を説明する。第１図
はこの考案の一実施例を示す接続図で、第２図と同一符
号は同一または相当部分を示し、Ｑ１，Ｑ４はそれぞれ
ｐチャネルＦＥＴ、Ｑ２，Ｑ３はそれぞれｎチャネルＦ
ＥＴ、Ｃ１，Ｃ２はそれぞれキャパシタ、Ｉ１，Ｉ２，
Ｉ３，Ｉ４はそれぞれインバータ、Ａ，Ｂ，Ｄはそれぞ
れ接続点でＡを仮に分圧出力点という。
はこの考案の一実施例を示す接続図で、第２図と同一符
号は同一または相当部分を示し、Ｑ１，Ｑ４はそれぞれ
ｐチャネルＦＥＴ、Ｑ２，Ｑ３はそれぞれｎチャネルＦ
ＥＴ、Ｃ１，Ｃ２はそれぞれキャパシタ、Ｉ１，Ｉ２，
Ｉ３，Ｉ４はそれぞれインバータ、Ａ，Ｂ，Ｄはそれぞ
れ接続点でＡを仮に分圧出力点という。
第１図を第２図と比較するとＱ４はＲに、Ｃ２はＣに、
ＤはＥに、Ｉ１〜Ｉ４はバッフア２に相当する。
ＤはＥに、Ｉ１〜Ｉ４はバッフア２に相当する。
Ｑ１，Ｑ２を直列にして電源端子１と接地間に接続し、
分圧回路を構成する。電源を投入した時点では、Ｑ１の
ゲートが接地に接続されており、Ｑ２のゲートにはＣ１
を経て電圧が加えられるのでＱ１，Ｑ２ともオン状態に
なり、Ａ点には電源電圧に比例した電圧が現れる。電源
電圧が上昇してゆくにつれてＡ点の電圧が上昇し、これ
が所定の電圧に達するとＱ３がオン状態になってＣ１が
充電されていき、Ｂ点の電圧を接地まで低下させる。Ｂ
点の電圧が下がるとＱ２はカットオフされ、Ａ点の電圧
は電源電圧に近くなり、Ｑ３のオン状態は保たれ、Ｑ４
がÅ状態になってＣ２の充電が開始される。
分圧回路を構成する。電源を投入した時点では、Ｑ１の
ゲートが接地に接続されており、Ｑ２のゲートにはＣ１
を経て電圧が加えられるのでＱ１，Ｑ２ともオン状態に
なり、Ａ点には電源電圧に比例した電圧が現れる。電源
電圧が上昇してゆくにつれてＡ点の電圧が上昇し、これ
が所定の電圧に達するとＱ３がオン状態になってＣ１が
充電されていき、Ｂ点の電圧を接地まで低下させる。Ｂ
点の電圧が下がるとＱ２はカットオフされ、Ａ点の電圧
は電源電圧に近くなり、Ｑ３のオン状態は保たれ、Ｑ４
がÅ状態になってＣ２の充電が開始される。
Ｃ２が充電されてＤ点電圧が所定の電圧値に達するまで
リセット信号が出力され続く。
リセット信号が出力され続く。
以上のように、電源電圧が所定の電圧値に達した後はじ
めてキャパシタＣ２の充電が開始されるので、電源電圧
の立ち上がり波形に関係なく有効なリセット信号を発生
することができる。
めてキャパシタＣ２の充電が開始されるので、電源電圧
の立ち上がり波形に関係なく有効なリセット信号を発生
することができる。
［考案の効果］ 以上のようにこの考案によれば、あまり大きな時定数を
必要とすることなく、電源電圧の立ち上がりがどのよう
な場合でも有効なリセット信号を発生することができ
る。
必要とすることなく、電源電圧の立ち上がりがどのよう
な場合でも有効なリセット信号を発生することができ
る。
第１図はこの考案の一実施例を示す接続図、第２図は従
来のこの種の回路を示す回路図、第３図は第２図の各部
の電圧波形を示す波形図、 １……電源端子、３……リセット信号、Ｑ１，Ｑ４……
それぞれｐチャネルＦＥＴ、Ｑ２，Ｑ３……それぞれｎ
チャネルＦＥＴ、Ｃ２……キャパシタ、Ｉ１〜Ｉ４……
インバータ。 なお、図中同一符号は同一または相当部分を示す。
来のこの種の回路を示す回路図、第３図は第２図の各部
の電圧波形を示す波形図、 １……電源端子、３……リセット信号、Ｑ１，Ｑ４……
それぞれｐチャネルＦＥＴ、Ｑ２，Ｑ３……それぞれｎ
チャネルＦＥＴ、Ｃ２……キャパシタ、Ｉ１〜Ｉ４……
インバータ。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】電源を投入した直後に該電源により動作す
る論理回路をリセットするためのリセット信号を発生す
るリセット信号発生回路において、 ｐチャネルＦＥＴ（Ｑ１）とｎチャネルＦＥＴ（Ｑ２）
とを直列にして該電源と接地間に接続し、Ｑ１とＱ２と
の接続点Ａを分圧出力点とした分圧回路、 Ｑ１のゲートを接地し、Ｑ２のゲートをキャパシタＣ１
を介し該電源に接続する手段、 Ｑ２のゲートと接地との間に接続されるｎチャネルＦＥ
Ｔ（Ｑ３）のゲートを上記分圧出力点Ａに接続する手
段、 一方の端子が接地されるキャパシタＣ２の他方の端子と
該電源との間に接続されるｐチャネルＦＥＴ（Ｑ４）の
ゲートとＱ２のゲートとを相互に接続し、Ｃ２の上記他
方の端子の電圧からリセット信号を発生する手段、 を備えたことを特徴とするリセット信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8360989U JPH0628832Y2 (ja) | 1989-07-18 | 1989-07-18 | リセット信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8360989U JPH0628832Y2 (ja) | 1989-07-18 | 1989-07-18 | リセット信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0324725U JPH0324725U (ja) | 1991-03-14 |
| JPH0628832Y2 true JPH0628832Y2 (ja) | 1994-08-03 |
Family
ID=31631419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8360989U Expired - Lifetime JPH0628832Y2 (ja) | 1989-07-18 | 1989-07-18 | リセット信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628832Y2 (ja) |
-
1989
- 1989-07-18 JP JP8360989U patent/JPH0628832Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0324725U (ja) | 1991-03-14 |
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