JPH04120638A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュメモリ制御方式に関し、特に数値制
御装置等で使用するキャッシュメモリ制御方式に関する
。

〔従来の技術〕

数値制御装置等で使用するシステムプログラムでは、プ
ログラムが細かいサブルーチンに別れており、その使用
頻度には大きな差がある。しかも、その使用頻度は数値
制御装置のオプションの有無、あるいは使用モードによ
ってリアルタイムで変化する。

〔発明が解決しようとする課題〕

このために、キャッシュメモリを有効にするた約には、
非常に大きなキャッシュメモリ容量を必要とする。しか
し、キャッシュメモリ容量を大きくすることは必然的に
システムのコストを上昇させる。

本発明はこのような点に鑑みてなされたものであり、小
さなキャッシュメモリ容量で、処理速度を向上できるキ
ャッシュメモリ制御方式を提供することを目的とする。

〔課題を解決するた島の手段〕

本発明では上記課題を解決するために、キャッシュメモ
リへのプログラムの転送を制御するキャッシュメモリ制
御方式において、メインメモリの領域を分割し、前記領
域毎にキャッシュメモリへの転送を有効とする転送有効
情報を設け、前記転送有効情報によって、キャッシュメ
モリへの転送を制御して、プログラム処理を行うことを
特徴とするキャッシュメモリ制御方式が、提供される。

〔作用〕

使用頻度の低い領域はかえってキャッシュメモリに転送
することにより、使用頻度の多い領域をキャッシュメモ
リから追い出すので、プログラムの処理速度を低下させ
る。従って、各領域毎にキャッシュメモリへの転送有効
情報を設ける。プログラムの実行はこの転送有効情報の
ある領域のみをキャッシュメモリへ転送して、プログラ
ムを実行する。

〔実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

第２図は本発明を実施するための数値制御装置の概略の
ブロック図である。プロセッサ１は数値制御装置全体を
制御するプロセッサであり、キャッシュ制御装置２を経
由してシステムバス１０に結合されている。また、シス
テムバス１０にはメインメモリ３が結合されている。メ
インメモリ３のプログラム及びデータはキャッシュ制御
装置２によって、キャッシュ制御装置２内のキャッシュ
メモリに転送される。システムバスコントローラ４はシ
ステムバスをどのユニットに割り当てるかを制御する。

またシステムバスには外部との入出力信号の授受を行う
Ｉ１０ユニット５が結合されている。さらに、システム
バス１０には、加ニブログラム、加工形状等を表示し、
あるいは加工データ等を入力するＣＲＴ／ＭＤＩユニッ
ト６が接続されている。これ以外にサーボモータを制御
する軸制御回路、ＰＭＣ（プログラマブル・マシン・コ
ントローラ）等が接続されているが、本発明とは直接関
係ないので、省略されている。

第１図は本発明のキャッシュメモリ制御方式を説明する
ための図である。メインメモリ３の各領域３１．３２．
３３は、例えば４にバイト程度に細かく分割されている
。キャッシュ制御装置２内にはキャッシュメモリ２１が
あり、ここでは、キャッシュメモリ２１は３２にバイト
とする。

通常プロセッサ１がキャッシュメモリ２１をアクセスし
、アクセスしたアドレスがキャッシュメモリ２１内にあ
れば、そのアドレスを読み取る。

しかし、キャッシュメモリ２１内にアクセスしたアドレ
スがないとき（ヒツトしないとき）は、該当するアドレ
スのデータをメインメモリ３から読み取り、同時に、キ
ャッシュメモリ２１内のデータを出して、該当するアド
レスのデータをキャッシュメモリ２１に転送する。

本発明では、数値制御装置が１周期分（４ｍ　ｓ〜１０
ｍ５程度）の処理時間毎に、メインメモリ３の各領域の
キャッシュメモリ２１への転送を有効として、１周期分
の処理時間が変化するか調べる。すなわち、領域３１の
キャッシュメモリ２１への転送を有効とし、１周期分の
プログラムを実行する。この結果、１周期分の処理時間
が、転送有効とする前と比較し、短くなれば、領域３１
の転送有効情報をオンとする。逆に処理時間が長くなる
領域は転送有効情報をオフとする。これらの転送有効情
報はキャッシュメモＩＪ　２１の領域２２に格納される
。各領域３２．３３についても同様の判断を行う。この
ようにしてメインメモリ３の全ての領域について、転送
有効情報を決定する。

なお、この処理時間はキャッシュ制御装置２内のタイマ
２３がプロセッサｌからの１周期分の処理の完了信号と
次の完了信号との時間で測定する。

このような転送有効情報を決定して、プログラム処理を
実行すれば、使用頻度が高く、キャッシュメモリ２１へ
転送した方が有効な領域は、転送有効情報がオンにされ
、プロセッサ１からアクセスされたときにキャッシュメ
モリ２１へ転送される。逆に、使用頻度が低く、キャッ
シュメモリ２■へ転送することにより、使用頻度の高い
領域を追い出すような領域は、転送有効情報がオフにさ
れキャッシュメモリ２１へ転送されず、プロセッサｌか
ら直接アクセスされることとなる。

また、このような各領域の転送有効情報のオン、オフを
常に実行しながらプログラム処理を行う。

さらに、一定時間ごとに、この転送有効情報のオン、オ
フの処理を行うようにすることもできる。

従って、少ないキャッシュメモリ容量でプログラムの処
理時間を短縮することができ、キャッシュメモリ２１を
３２にバイト、メインメモリ３を１Ｍバイトとして、処
理時間を２０〜４０％程度短縮することが可能となる。

上記の説明では、制御装置として数値制御装置を例に説
明したが、プログラムのサブルーチンが多い場合、ある
いは各サブルーチンの使用頻度が大幅に変化するような
制御装置にも適用できる。

〔発明の効果〕

以上説明したように本発明では、メインメモリの領域毎
に、転送有効情報を設け、キャッシュメモリへの転送を
判断するようにしたので、使用頻度の高い領域がキャッ
シュメモリへ転送され、プログラムの処理速度を高める
ことができる。

【図面の簡単な説明】

第１図は本発明のキャッシュメモリ制御方式を説明する
ための図、 第２図は本発明を実施するための数値制御装置の概略の
ブロック図である。 ４・−−−− ２１。 ２３　・ プロセッサ キャッシュ制御装置 ′　メインメモリ システムバスコントローラ キャッシュメモリ °パ・転送有効情報領域 ゛°タイマ 第２図

Claims (6)

【特許請求の範囲】
1. （１）キャッシュメモリへのプログラムの転送を制御す
   るキャッシュメモリ制御方式において、メインメモリの
   領域を分割し、 前記領域毎にキャッシュメモリへの転送を有効とする転
   送有効情報を設け、 前記転送有効情報によって、キャッシュメモリへの転送
   を制御して、 プログラム処理を行うことを特徴とするキャッシュメモ
   リ制御方式。
2. （２）前記転送有効情報は、前記各領域を個々にキャッ
   シュメモリへ転送可能として、プログラムの処理時間を
   測定し、前記処理時間が短縮されたときに、オンとする
   ことを特徴とする請求項１記載のキャッシュメモリ制御
   方式。
3. （３）前記処理時間の測定はプロセッサの一定周期毎の
   タスク処理の完了信号で測定することを特徴とする請求
   項１記載のキャッシュメモリ制御方式。
4. （４）前記転送有効情報の切換をリアルタイムで行うこ
   とを特徴とする請求項１記載のキャッシュメモリ制御方
   式。
5. （５）前記転送有効情報の切換を所定の時間毎に行うこ
   とを特徴とする請求項１記載のキャッシュメモリ制御方
   式。
6. （６）数値制御装置におけるキャッシュメモリ制御方式
   であることを特徴とする請求項１記載のキャッシュメモ
   リ制御方式。