JPH04120818A - 論理回路 - Google Patents
論理回路Info
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- JPH04120818A JPH04120818A JP2240612A JP24061290A JPH04120818A JP H04120818 A JPH04120818 A JP H04120818A JP 2240612 A JP2240612 A JP 2240612A JP 24061290 A JP24061290 A JP 24061290A JP H04120818 A JPH04120818 A JP H04120818A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の論理回路に利用され、特に
、化合物半導体集積回路の論理回路に関する。
、化合物半導体集積回路の論理回路に関する。
本発明は、特に、化合物半導体集積回路の論理回路にお
いて、 入力回路として、ディプレション型電界効果トランジス
タと組み合されたエンハンスメント型電界効果トランジ
スタを用いることにより、消費電力の減少化を図ったも
のである。
いて、 入力回路として、ディプレション型電界効果トランジス
タと組み合されたエンハンスメント型電界効果トランジ
スタを用いることにより、消費電力の減少化を図ったも
のである。
従来、この種の化合物半導体集積回路の論理回路はＢＦ
Ｌ （バッフアートＦＥＴ論理回路（［］ｕｆｆｅｒｅ
ｄ ＰＢＴ Ｌｏｇｉｃ） ）で構成されていた。
Ｌ （バッフアートＦＥＴ論理回路（［］ｕｆｆｅｒｅ
ｄ ＰＢＴ Ｌｏｇｉｃ） ）で構成されていた。
以下、図面を参照して説明する。第６図は従来のインバ
ータ回路図である。ΦＩＮは入力信号、ΦＯＵＴは出力
信号、Ｑｌ、〜Ｑ１４はＮチャネル型のデプレション型
電界効果トランジスタ（以下、Ｄ −Ｆ Ｅ Ｔという
。） 、Ｄ、、およびり、２はダイオード、Ｃ１は付加
容量、■、８１ は−２，ＯＶの電源、ならびにＶ５，
２は−５，２Ｖの電源である。
ータ回路図である。ΦＩＮは入力信号、ΦＯＵＴは出力
信号、Ｑｌ、〜Ｑ１４はＮチャネル型のデプレション型
電界効果トランジスタ（以下、Ｄ −Ｆ Ｅ Ｔという
。） 、Ｄ、、およびり、２はダイオード、Ｃ１は付加
容量、■、８１ は−２，ＯＶの電源、ならびにＶ５，
２は−５，２Ｖの電源である。
次に、本従来例の動作について第７図の動作説明図を用
いて説明する。
いて説明する。
まず、時刻ｔ１で入力信号ΦＩＮが「Ｈ」レベルから「
Ｌ」レベルに遷移を開始すると、時刻ｔ２で節点Ｎ１１
と出力信号ΦＯＵＴが「Ｌ」レベルからｒＨＪレベルに
遷移を開始し、時刻ｔ５でｒ）（Ｊレベルになる。時刻
ｔ６で入力信号ΦＩＮが「Ｌ」レベルから「Ｈ」レベル
に遷移を開始すると、時刻ｔ７で節点Ｎｌｌと出力信号
ΦＯＵＴがｒＨＪレベルから「Ｌ」レベルに遷移を開始
し、時刻ｔｏ。
Ｌ」レベルに遷移を開始すると、時刻ｔ２で節点Ｎ１１
と出力信号ΦＯＵＴが「Ｌ」レベルからｒＨＪレベルに
遷移を開始し、時刻ｔ５でｒ）（Ｊレベルになる。時刻
ｔ６で入力信号ΦＩＮが「Ｌ」レベルから「Ｈ」レベル
に遷移を開始すると、時刻ｔ７で節点Ｎｌｌと出力信号
ΦＯＵＴがｒＨＪレベルから「Ｌ」レベルに遷移を開始
し、時刻ｔｏ。
で「Ｌ」レベルになる。
また、第８図は第６図の動作電流を示す。人力信号ΦＩ
Ｎが「Ｌ」レベルと「Ｈ」レベルの場合上で動作電流は
は七んど同一である。
Ｎが「Ｌ」レベルと「Ｈ」レベルの場合上で動作電流は
は七んど同一である。
この従来の化合物半導体集積回路のＢＦＬで構成される
インハーク回路は、Ｄ−ＦＥＴＱ、、の定電流源により
定常電流が流れるため、付加容量Ｃを０．５ｐＦ、Ｄ−
ＦＥＴＱ、３およびＱｌ、ならびにダイオードＤＩ＋お
よびＤ１□のゲート幅を３０μｍ、Ｄ−Ｆ Ｅ Ｔ Ｑ
ｚおよびＣ１２のゲート幅を５μｍとすると、人力信号
ΦＩＮの中間電位である時刻ｔ２（ｔ７）から出力信号
ΦＯＵＴの中間電位である時刻ｔ４ （ｔ９）までの応
答時間は、約２００ｐＳで高速動作するが、動作電流は
、人力信号ΦＩＮで「Ｌ」レベルと「Ｈ」レベルの場合
はとんど同一電流であり、消費電力は、 （２，８ｍＡＸ２．ＯＶ） ＋（０，５ｍＡＸ５．２
Ｖ） −８，２ｍＷにもなる欠点があった。
インハーク回路は、Ｄ−ＦＥＴＱ、、の定電流源により
定常電流が流れるため、付加容量Ｃを０．５ｐＦ、Ｄ−
ＦＥＴＱ、３およびＱｌ、ならびにダイオードＤＩ＋お
よびＤ１□のゲート幅を３０μｍ、Ｄ−Ｆ Ｅ Ｔ Ｑ
ｚおよびＣ１２のゲート幅を５μｍとすると、人力信号
ΦＩＮの中間電位である時刻ｔ２（ｔ７）から出力信号
ΦＯＵＴの中間電位である時刻ｔ４ （ｔ９）までの応
答時間は、約２００ｐＳで高速動作するが、動作電流は
、人力信号ΦＩＮで「Ｌ」レベルと「Ｈ」レベルの場合
はとんど同一電流であり、消費電力は、 （２，８ｍＡＸ２．ＯＶ） ＋（０，５ｍＡＸ５．２
Ｖ） −８，２ｍＷにもなる欠点があった。
本発明の目的は、前記の欠点を除去することにより、消
費電力の低減化を図った論理回路を提供することにある
。
費電力の低減化を図った論理回路を提供することにある
。
本発明は、第一電極が第一の電源にゲートおよび第二電
極が第一の節点にそれぞれ接続された第一のデプレショ
ン型電界効果トランジスタと、第一電極が前記第一の電
源にゲートが前記第一の節点に第二電極が出力端子にそ
れぞれ接続された第一のエンハンスメント型電界効果ト
ランジスタと、第一電極が前記出力端子にゲートが第二
の節点に第二電極が第二の電源にそれぞれ接続された第
二のエンハンスメント型電界効果トランジスタと、第一
電極が入力端子にゲートおよび第二電極が第三の節点に
それぞれ接続された第二のデプレション型電界効果トラ
ンジスタと、第一電極が前記第一の節点にゲートが前記
第三の節点に第二電極が前記第二のエンハンスメント型
電界効果トランジスタのゲートにそれぞれ接続された第
三のエン／’％ンスメント型電界効果トランジスタとを
含むことを特徴とする。
極が第一の節点にそれぞれ接続された第一のデプレショ
ン型電界効果トランジスタと、第一電極が前記第一の電
源にゲートが前記第一の節点に第二電極が出力端子にそ
れぞれ接続された第一のエンハンスメント型電界効果ト
ランジスタと、第一電極が前記出力端子にゲートが第二
の節点に第二電極が第二の電源にそれぞれ接続された第
二のエンハンスメント型電界効果トランジスタと、第一
電極が入力端子にゲートおよび第二電極が第三の節点に
それぞれ接続された第二のデプレション型電界効果トラ
ンジスタと、第一電極が前記第一の節点にゲートが前記
第三の節点に第二電極が前記第二のエンハンスメント型
電界効果トランジスタのゲートにそれぞれ接続された第
三のエン／’％ンスメント型電界効果トランジスタとを
含むことを特徴とする。
また、本発明は、前記第一の節点と前記第二の節点間に
、前記第二のディプレション型電界効果トランジスタと
前記第三のエンハンスメント型電界効果トランジスタと
で構成された入力回路を二つ以上直列に接続したことを
特徴とする。
、前記第二のディプレション型電界効果トランジスタと
前記第三のエンハンスメント型電界効果トランジスタと
で構成された入力回路を二つ以上直列に接続したことを
特徴とする。
また、本発明は、前記第一の節点と前記第二の節点間に
、前記第二のディプレション型電界効果トランジスタと
前記第三のエンハンスメント型電界効果トランジスタと
で構成された入力回路を二つ以上並列に接続したことを
特徴とする。
、前記第二のディプレション型電界効果トランジスタと
前記第三のエンハンスメント型電界効果トランジスタと
で構成された入力回路を二つ以上並列に接続したことを
特徴とする。
人力用ＦＥＴとして、例えば、Ｎチャネル型のエンハン
スメント型電界効果トランジスタ（以下、Ｅ−ＦＥＴと
いう。）を用いるので、人力信号が「Ｌ」レベルのとき
前記Ｅ−ＦＥＴは「オフ」し電流は流れない。このとき
出力信号は「Ｈ」レベルとなる。そして人力信号が「Ｈ
」レベルのとき、前記Ｅ−ＦＥＴは「オン」となり電流
が流れ、出力信号は「Ｌ」レベルとなる。また、電源は
例えば−２，ＯＶ電源だけでよくなり−５，２Ｖ電源は
必要でなくなる。
スメント型電界効果トランジスタ（以下、Ｅ−ＦＥＴと
いう。）を用いるので、人力信号が「Ｌ」レベルのとき
前記Ｅ−ＦＥＴは「オフ」し電流は流れない。このとき
出力信号は「Ｈ」レベルとなる。そして人力信号が「Ｈ
」レベルのとき、前記Ｅ−ＦＥＴは「オン」となり電流
が流れ、出力信号は「Ｌ」レベルとなる。また、電源は
例えば−２，ＯＶ電源だけでよくなり−５，２Ｖ電源は
必要でなくなる。
従って、入力信号がｒＨＪレベルのときだけ電流が流れ
、かつ−５，２Ｖ電源は必要でなくなるので、消費電力
を大幅に低減できる。
、かつ−５，２Ｖ電源は必要でなくなるので、消費電力
を大幅に低減できる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す回路図で、インバー
タ回路を示す。
タ回路を示す。
本第二実施例のインバータ回路は、全てＮチャネル型の
化合物半導体を用いたショットキー接合のＦＥＴを用い
て構成され、第一電極がドレイン、および第二電極がソ
ースとなる。すなわち、ドレインが第一の電源としての
接地電位ＧＮＤにゲートおよびソースが第一の節点Ｎ１
にそれぞれ接続された第一のＤ−ＦＥＴＱ、 と、ド
レインが接地電位ＧＮＤにゲートが節点Ｎ１ にソース
が出力端子２にそれぞれ接続された第一のＥ−ＦＥＴＱ
４と、ドレインが出力端子２にゲートが第二の節点Ｎ２
にソースが第二の電源Ｖｓｓ＋ （２，ＯＶ）にそれ
ぞれ接続された第二〇Ｅ−ＦＥＴＱ５と、ドレインが入
力端子１にゲートおよびソースが第三の節点Ｎ３にそれ
ぞれ接続された第二のＤ−ＦＥＴＱ２と、ドレインが節
点Ｎ１ にゲートが節点Ｎ３にソースがＥ−ＦＥＴＱ５
のゲートにそれぞれ接続された第三〇Ｅ−ＦＥＴＱ３と
を含んでいる。
化合物半導体を用いたショットキー接合のＦＥＴを用い
て構成され、第一電極がドレイン、および第二電極がソ
ースとなる。すなわち、ドレインが第一の電源としての
接地電位ＧＮＤにゲートおよびソースが第一の節点Ｎ１
にそれぞれ接続された第一のＤ−ＦＥＴＱ、 と、ド
レインが接地電位ＧＮＤにゲートが節点Ｎ１ にソース
が出力端子２にそれぞれ接続された第一のＥ−ＦＥＴＱ
４と、ドレインが出力端子２にゲートが第二の節点Ｎ２
にソースが第二の電源Ｖｓｓ＋ （２，ＯＶ）にそれ
ぞれ接続された第二〇Ｅ−ＦＥＴＱ５と、ドレインが入
力端子１にゲートおよびソースが第三の節点Ｎ３にそれ
ぞれ接続された第二のＤ−ＦＥＴＱ２と、ドレインが節
点Ｎ１ にゲートが節点Ｎ３にソースがＥ−ＦＥＴＱ５
のゲートにそれぞれ接続された第三〇Ｅ−ＦＥＴＱ３と
を含んでいる。
本発明の特徴は、第１図において、特に、人力用トラン
ジスタとしてＥ−ＦＥＴＱ３を用い、また、電源は−２
，ＯＶの電源ＶＳＳＩ−つだけとしたことにある。
ジスタとしてＥ−ＦＥＴＱ３を用い、また、電源は−２
，ＯＶの電源ＶＳＳＩ−つだけとしたことにある。
次に、本第二実施例の動作について第２図の動作説明図
を参照して説明する。
を参照して説明する。
まず、時刻ｔ１で人力信号ΦＩＮがｒ）（Ｊレベルから
「Ｌ」レベルに遷移を開始すると、時刻ｔ２で節点Ｎ１
と出力信号Φ○ＵＴは「Ｌ」レベルからｒ ＨＪレベ
ルに遷移を開始し、時刻ｔ５で「Ｈ」レベルになる。時
刻ｔ６で入力信号ΦＩＮが「Ｌ」レベルからｒＨ」レベ
ルに遷移を開始するとζ時刻ｔ７で節点Ｎ１ と出力信
号ΦＯＵＴは「Ｈ」レベルからｒ Ｌ Ｊレベルに遷移
を開始し、時刻ｔｌＯで「Ｌ」レベルになる。
「Ｌ」レベルに遷移を開始すると、時刻ｔ２で節点Ｎ１
と出力信号Φ○ＵＴは「Ｌ」レベルからｒ ＨＪレベ
ルに遷移を開始し、時刻ｔ５で「Ｈ」レベルになる。時
刻ｔ６で入力信号ΦＩＮが「Ｌ」レベルからｒＨ」レベ
ルに遷移を開始するとζ時刻ｔ７で節点Ｎ１ と出力信
号ΦＯＵＴは「Ｈ」レベルからｒ Ｌ Ｊレベルに遷移
を開始し、時刻ｔｌＯで「Ｌ」レベルになる。
また、第３図は第１図の動作電流■２を示し、人力信号
ΦＩＮがｒ Ｌ Ｊレベル（−１，７Ｖ）では、Ｅ−Ｆ
ＥＴＱ３が「オフ」となり電流が流れない。
ΦＩＮがｒ Ｌ Ｊレベル（−１，７Ｖ）では、Ｅ−Ｆ
ＥＴＱ３が「オフ」となり電流が流れない。
ここで、Ｄ−ＦＥＴＱ２はＥ−ＦＥＴＱ３の「オン」時
の電流を軽減する働きをする。
の電流を軽減する働きをする。
第１図のＥ−ＦＥＴＱ、およびＱ５のゲート幅をそれぞ
れ３０μｍおよび１０μｍ、付加容量Ｃ１を０．５ｐＦ
ＸＤ−ＦＥＴＱ、およびＱ２ならびにＥＦＥＴＱ３のゲ
ート幅をそれぞれ３μｍ、３μｍおよび６μｍとすると
、人力信号ΦＩＮの中間電位である時刻ｔ２（ｔ、）か
ら出力信号ΦＯＵＴの中間電位である時刻ｔ４ （ｔ９
）までの応答時間は、約２００ｐＳで従来例と同一で高
速動作をする。
れ３０μｍおよび１０μｍ、付加容量Ｃ１を０．５ｐＦ
ＸＤ−ＦＥＴＱ、およびＱ２ならびにＥＦＥＴＱ３のゲ
ート幅をそれぞれ３μｍ、３μｍおよび６μｍとすると
、人力信号ΦＩＮの中間電位である時刻ｔ２（ｔ、）か
ら出力信号ΦＯＵＴの中間電位である時刻ｔ４ （ｔ９
）までの応答時間は、約２００ｐＳで従来例と同一で高
速動作をする。
そのうえ、消費電力は、動作電流は、人力信号ΦＩＮが
「Ｌ」レベル時（−１，７Ｖ） ＋こ（まＱｍ八であり
、消費電力はＯとなり、入力信号ΦＩＮがｒ）（ｊレベ
ル時（−０，３Ｖ）には、 １．３２ｍＡ Ｘ ２ Ｖ ＝２．６４ｍＷであり
、入力信号ΦＩＮが「Ｈ」レベル時と「Ｌ」レベル時の
平均は１．３２ｍＷとなり、従来例の８．２ｍ１ｌｌの
約１７６ に低減される。
「Ｌ」レベル時（−１，７Ｖ） ＋こ（まＱｍ八であり
、消費電力はＯとなり、入力信号ΦＩＮがｒ）（ｊレベ
ル時（−０，３Ｖ）には、 １．３２ｍＡ Ｘ ２ Ｖ ＝２．６４ｍＷであり
、入力信号ΦＩＮが「Ｈ」レベル時と「Ｌ」レベル時の
平均は１．３２ｍＷとなり、従来例の８．２ｍ１ｌｌの
約１７６ に低減される。
第４図は本発明の第二実施例を示す回路図で、２人力ナ
ンド回路を示す。
ンド回路を示す。
本第二実施例は、第１図の第一実施例の回路において、
節点Ｎ１と節点Ｎ２ との間に、Ｄ−ＦＥＴＱ６とＥ−
ＦＥＴＱ７とから構成される装置路を直列に追加接続し
たものである。従って、その動作は第一実施例と同様で
ある。
節点Ｎ１と節点Ｎ２ との間に、Ｄ−ＦＥＴＱ６とＥ−
ＦＥＴＱ７とから構成される装置路を直列に追加接続し
たものである。従って、その動作は第一実施例と同様で
ある。
第５図は本発明の第三実施例を示す回路図で、２人力ノ
ア回路を示す。
ア回路を示す。
本第三実施例は、第１図の第一実施例の回路において、
節点Ｎ１と節点Ｎ２との間に、Ｉ）−ＦＥＴＣ８とＥ−
ＦＥＴＱ９とから構成される入力回路を並列に追加接続
し、これにともない陽極を節点Ｎ２に陰極を電源Ｖ ３
３□に接続したダイオードＤ１を設けたものである。従
って、その動作は第一実施例と同様である。
節点Ｎ１と節点Ｎ２との間に、Ｉ）−ＦＥＴＣ８とＥ−
ＦＥＴＱ９とから構成される入力回路を並列に追加接続
し、これにともない陽極を節点Ｎ２に陰極を電源Ｖ ３
３□に接続したダイオードＤ１を設けたものである。従
って、その動作は第一実施例と同様である。
なお、以上の説明は、電界効果トランジスタとして、Ｎ
チャネル型の化合物半導体を用いたショットキー型電界
効果トランジスタについて行ったけれども、第一電極を
ソースに、第二電極をドレインに置き換えることにより
Ｐチャネル型にも適用でき、さらに電界効果トランジス
タ全般に適用できる。
チャネル型の化合物半導体を用いたショットキー型電界
効果トランジスタについて行ったけれども、第一電極を
ソースに、第二電極をドレインに置き換えることにより
Ｐチャネル型にも適用でき、さらに電界効果トランジス
タ全般に適用できる。
以上説明したように、本発明は、Ｅ−ＦＥＴとＤ−ＦＥ
Ｔを使用し、−５，２Ｖ電源を省略したので、従来例と
同一の高速動作を確保しながら、例えば消費電力を従来
例の約１７６に削減できる効果がある。
Ｔを使用し、−５，２Ｖ電源を省略したので、従来例と
同一の高速動作を確保しながら、例えば消費電力を従来
例の約１７６に削減できる効果がある。
第１図は本発明の第一実施例を示す回路図。
第２図は第１図の動作説明図。
第３図は第１図の動作電流図。
第４図は本発明の第二実施例を示す回路図。
第５図は本発明の第三実施例を示す回路図。
第６図は従来例を示す回路図。
第７図は第６図の動作説明図。
第８図は第６図の動作電流図。
１・・・入力端子、２・・・出力端子、ＣＩ、Ｃ１１・
・・付加容量、ＤＩ、ＤＩｌ、ＤＩ２・・・ダイオード
、ＧＮＤ・・・接地電位、Ｉ Ｉ 、Ｉ２ 、Ｉｌｌ
Ｉ１２・・・電流、Ｎ１〜Ｎ、 、Ｎ、、〜Ｎ１３・
・節点、Ｑｌ、０゜、Ｃ６、Ｃ８、Ｑｌ□〜０．４・・
・Ｄ−ＦＥＴ、Ｑ３〜Ｑ５、Ｃ７、Ｑ９・・・Ｅ Ｆ
ＥＴ、、Ｖｓｓ＋ 、ＶＳＳ２・・・電源、Φ■ΦＩＮ
。 ΦＩＮ２ ・・・人力信号、 ΦＯＵＴ・・・ 出力信号。
・・付加容量、ＤＩ、ＤＩｌ、ＤＩ２・・・ダイオード
、ＧＮＤ・・・接地電位、Ｉ Ｉ 、Ｉ２ 、Ｉｌｌ
Ｉ１２・・・電流、Ｎ１〜Ｎ、 、Ｎ、、〜Ｎ１３・
・節点、Ｑｌ、０゜、Ｃ６、Ｃ８、Ｑｌ□〜０．４・・
・Ｄ−ＦＥＴ、Ｑ３〜Ｑ５、Ｃ７、Ｑ９・・・Ｅ Ｆ
ＥＴ、、Ｖｓｓ＋ 、ＶＳＳ２・・・電源、Φ■ΦＩＮ
。 ΦＩＮ２ ・・・人力信号、 ΦＯＵＴ・・・ 出力信号。
Claims (1)
- 【特許請求の範囲】 １、第一電極が第一の電源にゲートおよび第二電極が第
一の節点にそれぞれ接続された第一のデプレション型電
界効果トランジスタと、第一電極が前記第一の電源にゲ
ートが前記第一の節点に第二電極が出力端子にそれぞれ
接続された第一のエンハンスメント型電界効果トランジ
スタと、第一電極が前記出力端子にゲートが第二の節点
に第二電極が第二の電源にそれぞれ接続された第二のエ
ンハンスメント型電界効果トランジスタと、第一電極が
入力端子にゲートおよび第二電極が第三の節点にそれぞ
れ接続された第二のデプレション型電界効果トランジス
タと、第一電極が前記第一の節点にゲートが前記第三の
節点に第二電極が前記第二のエンハンスメント型電界効
果トランジスタのゲートにそれぞれ接続された第三のエ
ンハンスメント型電界効果トランジスタと を含むことを特徴とする論理回路。 ２、請求項１に記載の論理回路において、 前記第一の節点と前記第二の節点間に、前記第二のディ
プレション型電界効果トランジスタと前記第三のエンハ
ンスメント型電界効果トランジスタとで構成された入力
回路を二つ以上直列に接続した ことを特徴とする論理回路。 ３、請求項１に記載の論理回路において、 前記第一の節点と前記第二の節点間に、前記第二のディ
プレション型電界効果トランジスタと前記第三のエンハ
ンスメント型電界効果トランジスタとで構成された入力
回路を二つ以上並列に接続した ことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2240612A JPH04120818A (ja) | 1990-09-11 | 1990-09-11 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2240612A JPH04120818A (ja) | 1990-09-11 | 1990-09-11 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04120818A true JPH04120818A (ja) | 1992-04-21 |
Family
ID=17062088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2240612A Pending JPH04120818A (ja) | 1990-09-11 | 1990-09-11 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04120818A (ja) |
-
1990
- 1990-09-11 JP JP2240612A patent/JPH04120818A/ja active Pending
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