JPH04122043A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04122043A JPH04122043A JP24355090A JP24355090A JPH04122043A JP H04122043 A JPH04122043 A JP H04122043A JP 24355090 A JP24355090 A JP 24355090A JP 24355090 A JP24355090 A JP 24355090A JP H04122043 A JPH04122043 A JP H04122043A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- semiconductor device
- fine pattern
- development
- fine
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＧａＡｓ Ｆ Ｅ Ｔ 、 ＨＥ Ｍ Ｔ
等の半導体装置の製造方法に関し、特に微細なゲート電
極形成方法、ならびに微細パターンの検査方法を提供す
るものである。
等の半導体装置の製造方法に関し、特に微細なゲート電
極形成方法、ならびに微細パターンの検査方法を提供す
るものである。
第２図は従来の半導体装置の製造方法の製造工程を示す
断面図である。
断面図である。
初めに第２図（、）のように、まずＧａＡａ半絶蕾性基
板（１）の上に活性層（２）を成長させ、活性層上にオ
ーミック性電極のソース電極（３）、ドレイン電極（４
）をリフトオフ法等で形成する。次に第２図（効のよう
に、ゲートパターン形成用の７オトレジス）（ＥＢ直描
を行う場合はＰＭＭＡ系等のレジメ））（５）をＧａＡ
ｓ基板上（１）に塗布し、ＥＢ直接描画等で、レジスト
（５）上に指定のパターンを露光を行う。次に第２図（
ｅ）のように、現像して指定の微細パターン（６）を形
成する。次に第２図（、りのように、エツチングにてリ
セスを形成した後、蒸着、リフトオフによシゲート電極
（８）の形成を行う。
板（１）の上に活性層（２）を成長させ、活性層上にオ
ーミック性電極のソース電極（３）、ドレイン電極（４
）をリフトオフ法等で形成する。次に第２図（効のよう
に、ゲートパターン形成用の７オトレジス）（ＥＢ直描
を行う場合はＰＭＭＡ系等のレジメ））（５）をＧａＡ
ｓ基板上（１）に塗布し、ＥＢ直接描画等で、レジスト
（５）上に指定のパターンを露光を行う。次に第２図（
ｅ）のように、現像して指定の微細パターン（６）を形
成する。次に第２図（、りのように、エツチングにてリ
セスを形成した後、蒸着、リフトオフによシゲート電極
（８）の形成を行う。
従来の半導体装置の製造方法は以上のように形成されて
いたので、指定のパターンを形成した後の、現像検査を
行う場合、光学顕微鏡では、ゲート長（Ｌｇ）が０．４
〜０．５μｍが限界であった。
いたので、指定のパターンを形成した後の、現像検査を
行う場合、光学顕微鏡では、ゲート長（Ｌｇ）が０．４
〜０．５μｍが限界であった。
しかし、ＧａＡｓ Ｆ Ｅ Ｔ 、 ＨＥ Ｍ Ｔ等の
素子の性能を向上させるために、ゲート長（Ｌｇ）が０
．２５μｍ以下のパターンの形成が必要でおる。したが
って、ＥＢ直接描画等でゲート長が０．２５μｍ以下の
パターンを形成した場合、現像後のパターン扶育には、
走査電子顕微＠ （Ｓ ＥＭ ： Ｓｃａｎｎｉｎｇ
Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）等を用いる
必要がある。このＳＥＭを用いた現像後のパターン検査
を行う場合、ウニノ〜を真空中に入れ検査するため、時
間がかかる他、レジストにＳＥＭの電子ビームが当たる
とパターンが変形する等の問題点があった。
素子の性能を向上させるために、ゲート長（Ｌｇ）が０
．２５μｍ以下のパターンの形成が必要でおる。したが
って、ＥＢ直接描画等でゲート長が０．２５μｍ以下の
パターンを形成した場合、現像後のパターン扶育には、
走査電子顕微＠ （Ｓ ＥＭ ： Ｓｃａｎｎｉｎｇ
Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）等を用いる
必要がある。このＳＥＭを用いた現像後のパターン検査
を行う場合、ウニノ〜を真空中に入れ検査するため、時
間がかかる他、レジストにＳＥＭの電子ビームが当たる
とパターンが変形する等の問題点があった。
この発明は、上記のような問題点を解消するためになさ
れた本ので、ゲート長（Ｌｇ）が０．２５μｍ以下の微
細なパターンを、ＳＥＭを使用せず、光学顕微鏡のみで
、現像後のパターン検査を行うことを目的とする。
れた本ので、ゲート長（Ｌｇ）が０．２５μｍ以下の微
細なパターンを、ＳＥＭを使用せず、光学顕微鏡のみで
、現像後のパターン検査を行うことを目的とする。
本発明に保る半導体装置の製造方法は、０．２５μｍ以
下の微細なパターンと同一面上に、広面積のパターンを
形成し、この広面積パターンをモニターとして０．２５
μｍ以下の微細なパターンの現像後の検査を行うもので
ある。
下の微細なパターンと同一面上に、広面積のパターンを
形成し、この広面積パターンをモニターとして０．２５
μｍ以下の微細なパターンの現像後の検査を行うもので
ある。
この発明における半導体装置の製造方法は、０゜２５μ
ｍ以下の微細パターンと同一面上の広面積のパターンを
現像後検査をし、それにより微細パターンの判定を行う
ため、ＳＥＭを用いずに光学顕微鏡のみで行うことがで
きる０ 〔実施例〕 以下、この発明の一実施例を図について説明する０ 第１図（ａ）〜（ｄ）はこの発明の一実施例である半導
体装置の製造方法のゲート用パターン形成の主要部分の
製造工程を示す断面図である０ まず、第１図（ａ）のようにＧａＡｅ半絶縁性基板（１
）上に活性層（２）を成長させ、その土に写真製版、リ
フトオフ法を用いてソース電極（３）、ドレイン電極（
４）を形成する。次に第１図（ｂ）のように７オトレジ
ス）（ＥＢ直接描画の場合はＰＭＭＡ等のＥＢ用レしス
））（５）を塗布した後、ゲート形成用の０．２５μｍ
以下の微細なパターン検査Ｂ等で直接描画を行う０次に
、第１図（Ｃ）のように、微細パターンと同−而にモニ
ター用の広面積のパターンをＥＢで直接描画を行う。Ｅ
Ｂ直接描画を行う場合、同じ現像条件であれば、微細な
パターンを形成するのに必要な露光量（ドーズ量）に対
し、広面積なパターンを形成するのに必要な露光量（ド
ーズ量）は、少なくなるため、微細パターンのドーズ量
ｔＡ、広面積パターンのドーズ量をＢとすれば、Ａ）Ｈ
の条件で行う。次に第１図（（１）のように現僚を行う
。
ｍ以下の微細パターンと同一面上の広面積のパターンを
現像後検査をし、それにより微細パターンの判定を行う
ため、ＳＥＭを用いずに光学顕微鏡のみで行うことがで
きる０ 〔実施例〕 以下、この発明の一実施例を図について説明する０ 第１図（ａ）〜（ｄ）はこの発明の一実施例である半導
体装置の製造方法のゲート用パターン形成の主要部分の
製造工程を示す断面図である０ まず、第１図（ａ）のようにＧａＡｅ半絶縁性基板（１
）上に活性層（２）を成長させ、その土に写真製版、リ
フトオフ法を用いてソース電極（３）、ドレイン電極（
４）を形成する。次に第１図（ｂ）のように７オトレジ
ス）（ＥＢ直接描画の場合はＰＭＭＡ等のＥＢ用レしス
））（５）を塗布した後、ゲート形成用の０．２５μｍ
以下の微細なパターン検査Ｂ等で直接描画を行う０次に
、第１図（Ｃ）のように、微細パターンと同−而にモニ
ター用の広面積のパターンをＥＢで直接描画を行う。Ｅ
Ｂ直接描画を行う場合、同じ現像条件であれば、微細な
パターンを形成するのに必要な露光量（ドーズ量）に対
し、広面積なパターンを形成するのに必要な露光量（ド
ーズ量）は、少なくなるため、微細パターンのドーズ量
ｔＡ、広面積パターンのドーズ量をＢとすれば、Ａ）Ｈ
の条件で行う。次に第１図（（１）のように現僚を行う
。
このとき微細パターンのドーズ量Ａと、広面積パターン
のドーズ量ＢをＡ）ＢかつＡとＢの比率を選ぶことによ
シ、同一の現像条件で、微細なパターン（６）と広面積
パターン（７）が同時に形成できる。
のドーズ量ＢをＡ）ＢかつＡとＢの比率を選ぶことによ
シ、同一の現像条件で、微細なパターン（６）と広面積
パターン（７）が同時に形成できる。
したがって広面積パターン（７）をモニターとして現像
後に検査を行えば、微細パターン（６）を直接検査せず
に判定が行えるため、光学顕微鏡のみで可能となる。
後に検査を行えば、微細パターン（６）を直接検査せず
に判定が行えるため、光学顕微鏡のみで可能となる。
なお、上記実施例では、広面積のモニターパターンを１
つとしたが、モニターパターンは、２つ以上でもよく、
またモニターパターンは２種以上の異ったものを用いて
もよい。この場合はドーズ量も１種以上の値を用いても
よい。
つとしたが、モニターパターンは、２つ以上でもよく、
またモニターパターンは２種以上の異ったものを用いて
もよい。この場合はドーズ量も１種以上の値を用いても
よい。
以上のようにこの発明によれば、 ０．２５μｍ以下の
ような微細なパターンの形成に必要なドーズ量に対し、
小さいドーズ量で、広面積パターンの描画を行うため、
同一の現像条件にて両者のパターンが同時に形成できる
ため、広面積パターンをモニターとして現像後に検査す
ることにより、微細パターンを直接検査する必要がなく
なるため、ＳＥＭを用いずに光学顕微鏡のみで、パター
ンの検査ができるという効果がある。
ような微細なパターンの形成に必要なドーズ量に対し、
小さいドーズ量で、広面積パターンの描画を行うため、
同一の現像条件にて両者のパターンが同時に形成できる
ため、広面積パターンをモニターとして現像後に検査す
ることにより、微細パターンを直接検査する必要がなく
なるため、ＳＥＭを用いずに光学顕微鏡のみで、パター
ンの検査ができるという効果がある。
第１図はこの発明の一実施例による半導体装置の製造方
法の工程を示す断面図、第２図は従来の製造方法の製造
工程を示す断面図でらる０図において、（１）はＧａＡ
ｓ半絶曽性基板、（２）は活性層、（３）はソース電極
、（４）はドレイン電極、（５）はＥＢ用７オトレジス
）、（６）は微細パターン、（７）はモニター用広面積
パターン、（８）はゲート電極であるＯなお図中におい
て、同一符号は同一、又は相当部分を示す。
法の工程を示す断面図、第２図は従来の製造方法の製造
工程を示す断面図でらる０図において、（１）はＧａＡ
ｓ半絶曽性基板、（２）は活性層、（３）はソース電極
、（４）はドレイン電極、（５）はＥＢ用７オトレジス
）、（６）は微細パターン、（７）はモニター用広面積
パターン、（８）はゲート電極であるＯなお図中におい
て、同一符号は同一、又は相当部分を示す。
Claims (1)
- ＧａＡｓ基板上に微細なパターンを形成する際、微細な
パターンに対同一基板上の１つ以上の広面積のパターン
を用いて、微細なパターンの現像検査を行うことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24355090A JPH04122043A (ja) | 1990-09-12 | 1990-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24355090A JPH04122043A (ja) | 1990-09-12 | 1990-09-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04122043A true JPH04122043A (ja) | 1992-04-22 |
Family
ID=17105538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24355090A Pending JPH04122043A (ja) | 1990-09-12 | 1990-09-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04122043A (ja) |
-
1990
- 1990-09-12 JP JP24355090A patent/JPH04122043A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2883798B2 (ja) | 半導体素子のパターン化方法 | |
| CN100495216C (zh) | 一种电子束对准标记的制作方法及其应用 | |
| JPS5819127B2 (ja) | 微細パタ−ン形成方法 | |
| JPH0414212A (ja) | レジストパターン形成方法 | |
| JP3105273B2 (ja) | レジストパターンの検査方法 | |
| JPH11162810A (ja) | 電子ビーム露光用アラインメントマーク | |
| US5212117A (en) | Method of manufacturing a semiconductor device contact structure using lift | |
| JPH11260701A (ja) | 電子ビーム露光の位置合わせマーク | |
| JPH02112715A (ja) | レジストパターンの検査方法 | |
| JPH03286539A (ja) | 半導体装置の製造方法 | |
| JPH03261126A (ja) | パターン形成方法 | |
| JPH0334416A (ja) | レジストパターン形成方法 | |
| JP2831774B2 (ja) | 半導体装置の製造方法 | |
| JPH02210815A (ja) | レジストパターンの形成方法 | |
| JPH02189918A (ja) | レジストパターンの形成方法 | |
| JPH02116114A (ja) | レジストパターンの検査方法 | |
| Mackie | Techniques and applications of very high resolution electron-beam lithography | |
| JPS63131523A (ja) | 電極パタ−ン形成法 | |
| JPS62131515A (ja) | 粒子ビ−ム露光用位置合せマ−ク | |
| JPH04133439A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0383324A (ja) | レジストパターン形成方法 | |
| JPH01187821A (ja) | レジストパターンの形成方法 | |
| JPH0499335A (ja) | 電界効果トランジスタの製造方法 | |
| JPS63169028A (ja) | 微細パタ−ンの形成方法 | |
| JPH06120128A (ja) | パターン形成方法 |