JPH03261126A - パターン形成方法 - Google Patents
パターン形成方法Info
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- JPH03261126A JPH03261126A JP2058036A JP5803690A JPH03261126A JP H03261126 A JPH03261126 A JP H03261126A JP 2058036 A JP2058036 A JP 2058036A JP 5803690 A JP5803690 A JP 5803690A JP H03261126 A JPH03261126 A JP H03261126A
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- JP
- Japan
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- resist film
- pattern
- exposure
- substrate
- exposed
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
- Junction Field-Effect Transistors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- ing And Chemical Polishing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、パターン形成方法、例えばＧａＡＳ電界効
果トランジスタ（以下、ＧａＡｓＦＥＴという）のゲー
ト電極形成用等のレジスト膜パターンの形成方法に関す
るものである。
果トランジスタ（以下、ＧａＡｓＦＥＴという）のゲー
ト電極形成用等のレジスト膜パターンの形成方法に関す
るものである。
［従来の技術］
例えばＧａＡｓＦＥＴては、その高周波特性の向上のた
め、ゲート長の短縮が必要とされる。
め、ゲート長の短縮が必要とされる。
第２図は、このようなＧａＡｓＦＥＴにおけるゲート電
極形成の際における従来のレジスト膜パターン形成方法
を示している。同図（イ）の（ａ）〜（ｄ）は、これに
それぞれ対応した同図（ロ）の（ａ）〜Ｕ〉の各平面図
におけるＡ−Ａ線〜Ｄ−Ｄ線の断面をそれぞれ示してい
る。
極形成の際における従来のレジスト膜パターン形成方法
を示している。同図（イ）の（ａ）〜（ｄ）は、これに
それぞれ対応した同図（ロ）の（ａ）〜Ｕ〉の各平面図
におけるＡ−Ａ線〜Ｄ−Ｄ線の断面をそれぞれ示してい
る。
まず、半絶縁性のＧａＡｓ半導体基板１上に、高純度の
ＧａＡｓバッファ層及び導電８２が順次形成され、静電
容量低減などのために、導電層２の部分がメサエッチン
グされる。これにより、スロープ状の１〜２μｍの段差
が生じる（同図０））。
ＧａＡｓバッファ層及び導電８２が順次形成され、静電
容量低減などのために、導電層２の部分がメサエッチン
グされる。これにより、スロープ状の１〜２μｍの段差
が生じる（同図０））。
ＧａＡｓ半導体基板１を一定の高速度で回転させ、その
上に溶解したポジ型レジストが滴下される。
上に溶解したポジ型レジストが滴下される。
ポジ型レジストは基板１の回転によりその厚さが平均化
され、０．５μｍ程度の厚さとなる。このように、スピ
ンオフ法により、段差を有するＧａＡｓ半導体基板１上
に、段差の高さと同程度かそれ以下の厚さにポジ型レジ
スト膜３が形成される。このとき、段差の部分にはポジ
型レジスト膜３が厚く形成される（同図（ｂ））。ゲー
ト電極用マスクを用い、ポジ型レジスト膜３の最も厚く
形成された部分が適正に露光される条件で露光し、次い
で現像を行うことにより、ＱａＡｓ半導体基板１上に、
ゲート電極形成用のレジスト膜パターン４が得られる（
同図（ｃ））。このレジスト膜パターン４はゲート長に
対応する１μｍ以下の開口を有しており、このパターン
４を用いたりフトオフ法によりゲート電極５が形成され
る（同図（社））。
され、０．５μｍ程度の厚さとなる。このように、スピ
ンオフ法により、段差を有するＧａＡｓ半導体基板１上
に、段差の高さと同程度かそれ以下の厚さにポジ型レジ
スト膜３が形成される。このとき、段差の部分にはポジ
型レジスト膜３が厚く形成される（同図（ｂ））。ゲー
ト電極用マスクを用い、ポジ型レジスト膜３の最も厚く
形成された部分が適正に露光される条件で露光し、次い
で現像を行うことにより、ＱａＡｓ半導体基板１上に、
ゲート電極形成用のレジスト膜パターン４が得られる（
同図（ｃ））。このレジスト膜パターン４はゲート長に
対応する１μｍ以下の開口を有しており、このパターン
４を用いたりフトオフ法によりゲート電極５が形成され
る（同図（社））。
［発明が解決しようとする課題］
従来ツバターン形成方法では、レジスト膜が最も厚く形
成された段差部分が適正露光される条件で露光していた
ため、段差部分以外のレジスト膜が相対的に薄い部分で
過剰露光となり、高い精度でレジスト膜パターンを形成
することが困難であるという問題があった。このため、
上述のポジ型レジストを用いたゲート電極形成方法では
、レジスト膜が相対的に薄い部分てゲート電極用のレジ
スト膜パターンが太くなり、ゲート長が増大してしまう
という問題があった。一方、ゲート長を短かく形成する
ため、段差部分以外のレジスト膜が相対的に薄い部分が
適正露光される条件で露光を行うと、段差部分のレジス
ト膜が最も厚い部分で、現像後に残膜が生じ、リフトオ
フ法でゲート電極を形成すると、この残膜の部分でゲー
ト電極が断線してしまうという問題があった。
成された段差部分が適正露光される条件で露光していた
ため、段差部分以外のレジスト膜が相対的に薄い部分で
過剰露光となり、高い精度でレジスト膜パターンを形成
することが困難であるという問題があった。このため、
上述のポジ型レジストを用いたゲート電極形成方法では
、レジスト膜が相対的に薄い部分てゲート電極用のレジ
スト膜パターンが太くなり、ゲート長が増大してしまう
という問題があった。一方、ゲート長を短かく形成する
ため、段差部分以外のレジスト膜が相対的に薄い部分が
適正露光される条件で露光を行うと、段差部分のレジス
ト膜が最も厚い部分で、現像後に残膜が生じ、リフトオ
フ法でゲート電極を形成すると、この残膜の部分でゲー
ト電極が断線してしまうという問題があった。
そこで、この発明は、段差部上を含むレジスト膜パター
ンを高い精度で形成することができて、ＦＥＴのゲート
電極等を所要幅で細く、且つ断線なく形成することので
きるパターン形成方法を提供することを目的とする。
ンを高い精度で形成することができて、ＦＥＴのゲート
電極等を所要幅で細く、且つ断線なく形成することので
きるパターン形成方法を提供することを目的とする。
［課題を解決するための手段］
この発明は上記課題を解決するために、０〉段差を有す
る基板上に、レジスト膜を当該段差の高さと同程度かそ
れ以下の厚さにスピンオフ法で形成する工程、（ｂ）前
記段差部以外の前記基板上のレジスト膜が適正に露光さ
れる条件で当該レジスト膜の全面に所要のパターンを露
光する工程、（ｃ）前記段差部のレジスト膜に対する不
足露光量に対応した露光量で当該段差部に掛るパターン
部分及び該パターン部分近傍のレジスト膜を露光する工
程、（２）レジスト膜を現像して前記基板上に所要のレ
ジスト膜パターンを得る工程を有することを要旨とする
。
る基板上に、レジスト膜を当該段差の高さと同程度かそ
れ以下の厚さにスピンオフ法で形成する工程、（ｂ）前
記段差部以外の前記基板上のレジスト膜が適正に露光さ
れる条件で当該レジスト膜の全面に所要のパターンを露
光する工程、（ｃ）前記段差部のレジスト膜に対する不
足露光量に対応した露光量で当該段差部に掛るパターン
部分及び該パターン部分近傍のレジスト膜を露光する工
程、（２）レジスト膜を現像して前記基板上に所要のレ
ジスト膜パターンを得る工程を有することを要旨とする
。
［作用］
段差を有する基板上に、スピンオフ法でその段差の高さ
と同程度かそれ以下の厚さになるようにレジスト膜を形
成すると、段差の部分のレジスト膜が厚くなる。
と同程度かそれ以下の厚さになるようにレジスト膜を形
成すると、段差の部分のレジスト膜が厚くなる。
このレジスト膜に対し、まず、段差部以外の基板上のレ
ジスト膜が適正露光される条件でそのレジスト膜の全面
に所要のパターンを露光する。この初回の露光では、段
差部のレジスト膜の厚い部分に対し不足露光量となる。
ジスト膜が適正露光される条件でそのレジスト膜の全面
に所要のパターンを露光する。この初回の露光では、段
差部のレジスト膜の厚い部分に対し不足露光量となる。
次いで、この不足露光量に対応した露光量で、その段差
部に掛るパターン部分及びこのパターン部分近傍のレジ
スト膜に対し第２回目の露光を施す。これにより、レジ
スト膜が厚く形成されている段差部分も完全露光される
。この第２回目の露光は、所要のパターンに対し十分に
広幅の部分に行われるので、マスク合せは容易である。
部に掛るパターン部分及びこのパターン部分近傍のレジ
スト膜に対し第２回目の露光を施す。これにより、レジ
スト膜が厚く形成されている段差部分も完全露光される
。この第２回目の露光は、所要のパターンに対し十分に
広幅の部分に行われるので、マスク合せは容易である。
また、第２回目の露光では不足露光を必要とする部分以
外の再露光不要部分に対しても露光が及ぶが、その再露
光不要部分に対しては露光量は不十分となっているため
、現像結果に影響を与えることはない。次いで現像を行
うことにより、段差部上を含むレジスト膜パターンが高
い精度で得られる。
外の再露光不要部分に対しても露光が及ぶが、その再露
光不要部分に対しては露光量は不十分となっているため
、現像結果に影響を与えることはない。次いで現像を行
うことにより、段差部上を含むレジスト膜パターンが高
い精度で得られる。
［実施例］
以下、この発明の実施例を第１図を参照して説明する。
この実施例は、ＧａＡｓＦＥＴのゲート長１μｍのゲー
ト電極形成方法に適用されている。
ト電極形成方法に適用されている。
第１図（イ）の（ａ）〜（ｆ）は、これにそれぞれ対応
した同図（ロ）のＱ〉〜（ｆ）の各平面図におけるＡ−
Ａ線〜Ｆ−Ｆ線の断面をそれぞれ示している。
した同図（ロ）のＱ〉〜（ｆ）の各平面図におけるＡ−
Ａ線〜Ｆ−Ｆ線の断面をそれぞれ示している。
なお、第１図において、前記第２図における部材等と同
一ないし均等のものは、前記と同一符号を以って示し、
重複した説明を省略する。
一ないし均等のものは、前記と同一符号を以って示し、
重複した説明を省略する。
２．５μｍの段差を有するＧａＡｓ半導体基板１上に、
スピンオフ法により段差の高さと同程度かそれ以下の厚
さである０、５μｍ厚のポジ型レジスト膜３を形成する
（第１図（ａ）、（ｂ））。このとき、段差の部分のポ
ジ型レジスト膜３は厚くなる。
スピンオフ法により段差の高さと同程度かそれ以下の厚
さである０、５μｍ厚のポジ型レジスト膜３を形成する
（第１図（ａ）、（ｂ））。このとき、段差の部分のポ
ジ型レジスト膜３は厚くなる。
ゲート電極用マスクを用い、段差上部（メサエッチング
しなかった部分）等の段差部以外の基板１上の薄く形成
されたポジ型レジスト膜３が適正露光される条件で、そ
のポジ型レジスト膜３の全面に所要のパターンとしてゲ
ート電極パターン６を露光する。このとき、段差部分の
ポジ型レジスト膜３には、表面側の露光されたポジ型レ
ジスト膜３ａの下側に、未露光のポジ型レジスト膜３ｂ
ができる（同図（ｃ））。ゲート電極パターン６におけ
る段差部に掛るパターン部分及びこのパターン部分近傍
のポジ型レジスト膜３を露光するための方形状（５Ｘ１
０μｍ）のマスク７を用い、未露光のポジ型レジスト膜
３ｂを完全露光するため、その不足露光量に対応した露
光量で露光する。この露光により、ポジ型レジスト膜３
が厚く形成されている段差部分も完全露光される。マス
ク７はゲート電極パターン６に比べて十分に広幅（５μ
ｍ幅）になっているので、容易にマスク合せを行うこと
ができる（同図（ｄ））。
しなかった部分）等の段差部以外の基板１上の薄く形成
されたポジ型レジスト膜３が適正露光される条件で、そ
のポジ型レジスト膜３の全面に所要のパターンとしてゲ
ート電極パターン６を露光する。このとき、段差部分の
ポジ型レジスト膜３には、表面側の露光されたポジ型レ
ジスト膜３ａの下側に、未露光のポジ型レジスト膜３ｂ
ができる（同図（ｃ））。ゲート電極パターン６におけ
る段差部に掛るパターン部分及びこのパターン部分近傍
のポジ型レジスト膜３を露光するための方形状（５Ｘ１
０μｍ）のマスク７を用い、未露光のポジ型レジスト膜
３ｂを完全露光するため、その不足露光量に対応した露
光量で露光する。この露光により、ポジ型レジスト膜３
が厚く形成されている段差部分も完全露光される。マス
ク７はゲート電極パターン６に比べて十分に広幅（５μ
ｍ幅）になっているので、容易にマスク合せを行うこと
ができる（同図（ｄ））。
現像を行うことにより、ＧａＡｓ半導体基板１上に、ゲ
ート電極形成用のレジスト膜パターン８を得る。このと
き、マスク７を用いて露光されたゲート電極パターン６
以外のポジ型レジスト膜３にも若干現像された部分９が
生じるが、この部分に対しては露光量は不十分となって
いるため、リフトオフのためのポジ型レジスト膜３は十
分に残り、問題はない（同図（ｅ〉）。次いて、レジス
ト膜パターン８を用いたりフトオフ法によりゲート電極
１０を形成する（同図（ｆ〉）。
ート電極形成用のレジスト膜パターン８を得る。このと
き、マスク７を用いて露光されたゲート電極パターン６
以外のポジ型レジスト膜３にも若干現像された部分９が
生じるが、この部分に対しては露光量は不十分となって
いるため、リフトオフのためのポジ型レジスト膜３は十
分に残り、問題はない（同図（ｅ〉）。次いて、レジス
ト膜パターン８を用いたりフトオフ法によりゲート電極
１０を形成する（同図（ｆ〉）。
上述したように、この実施例では、初回露光として、段
差部以外の基板１上の薄く形成されたポジ型レジスト膜
３か適正露光される条件で、そのポジ型レジスト膜３の
全面にゲート電極パターン６を露光し、次いて、第２回
目の露光として、マスク７を用い、段差部の厚く形成さ
れポジ型レジスト膜３に対する不足露光量に対応した露
光量で露光するようにしたので、ポジ型レジスト膜３が
厚く形成されている段差部分も完全露光されて、現像後
には、段差部上を含むレジスト膜パターン８が高い精度
で得られる。
差部以外の基板１上の薄く形成されたポジ型レジスト膜
３か適正露光される条件で、そのポジ型レジスト膜３の
全面にゲート電極パターン６を露光し、次いて、第２回
目の露光として、マスク７を用い、段差部の厚く形成さ
れポジ型レジスト膜３に対する不足露光量に対応した露
光量で露光するようにしたので、ポジ型レジスト膜３が
厚く形成されている段差部分も完全露光されて、現像後
には、段差部上を含むレジスト膜パターン８が高い精度
で得られる。
したがって、このレジスト膜パターン８を用いたりフト
オフ法により、ＧａＡｓＦＥＴのゲート電極１０を、所
要幅で細く、且つ断線なく形成することができ、高周波
特性の優れたＧａＡｓＦＥＴを歩留りよく製造すること
が可能となる。
オフ法により、ＧａＡｓＦＥＴのゲート電極１０を、所
要幅で細く、且つ断線なく形成することができ、高周波
特性の優れたＧａＡｓＦＥＴを歩留りよく製造すること
が可能となる。
なお、上述の実施例では、ＧａＡｓＦＥＴのゲート電極
形成方法に適用した場合について述べたが、この発明は
、その他の半導体装置の製造方法にも広く適用できるも
のである。
形成方法に適用した場合について述べたが、この発明は
、その他の半導体装置の製造方法にも広く適用できるも
のである。
また、全面のゲート電極パターンの露光前に段差部に対
して不足露光量を露光してもよい。
して不足露光量を露光してもよい。
［発明の効果］
以上説明したように、この発明によれば、まず段差部以
外の基板上のレジスト膜が適正に露光される条件でその
レジスト膜の全面に所要のパターンを露光し、次いで、
段差部の厚いレジスト膜に対する不足露光量に対応した
露光量でその段差部に掛るパターン部分及び該パターン
部分近傍のレジスト膜を露光するようにしたため、レジ
スト膜は段差部及び段差部以外の部分も適正に完全露光
されて、現像後には段差部上を含むレジスト膜パターン
を高い精度で得ることができる。したがって、ＧａＡｓ
ＦＥＴのゲート電極形成にこの発明を適用すると、その
ゲート電極を所要幅で細く、且つ断線なく形成すること
ができ、高周波特性の優れたＧａＡｓＦＥＴを歩留りよ
く製造することができる。
外の基板上のレジスト膜が適正に露光される条件でその
レジスト膜の全面に所要のパターンを露光し、次いで、
段差部の厚いレジスト膜に対する不足露光量に対応した
露光量でその段差部に掛るパターン部分及び該パターン
部分近傍のレジスト膜を露光するようにしたため、レジ
スト膜は段差部及び段差部以外の部分も適正に完全露光
されて、現像後には段差部上を含むレジスト膜パターン
を高い精度で得ることができる。したがって、ＧａＡｓ
ＦＥＴのゲート電極形成にこの発明を適用すると、その
ゲート電極を所要幅で細く、且つ断線なく形成すること
ができ、高周波特性の優れたＧａＡｓＦＥＴを歩留りよ
く製造することができる。
第１図はこの発明に係るパターン形成方法の実施例を示
す工程図、第２図は従来のパターン形成方法を示す工程
図である。 １：ＧａＡｓ半導体基板、 ２：メサエッチングにより段差かてきる導電層、３：ポ
ジ型レジスト膜、 ３ａ：初回の露光により露光されたポジ型レジスト膜、 ３ｂ：初回の露光では未露光のポジ型レジスト膜部分、 ６：ゲート電極パターン（所要のパターン）、７；段差
部に掛るパターン部分及びそのパターン部分近傍のレジ
スト膜を露光するためのマスク、 ８；レジスト膜パターン。
す工程図、第２図は従来のパターン形成方法を示す工程
図である。 １：ＧａＡｓ半導体基板、 ２：メサエッチングにより段差かてきる導電層、３：ポ
ジ型レジスト膜、 ３ａ：初回の露光により露光されたポジ型レジスト膜、 ３ｂ：初回の露光では未露光のポジ型レジスト膜部分、 ６：ゲート電極パターン（所要のパターン）、７；段差
部に掛るパターン部分及びそのパターン部分近傍のレジ
スト膜を露光するためのマスク、 ８；レジスト膜パターン。
Claims (1)
- 【特許請求の範囲】 （ａ）段差を有する基板上に、レジスト膜を当該段差の
高さと同程度かそれ以下の厚さにスピンオフ法で形成す
る工程、 （ｂ）前記段差部以外の前記基板上のレジスト膜が適正
に露光される条件で当該レジスト膜の全面に所要のパタ
ーンを露光する工程、 （ｃ）前記段差部のレジスト膜に対する不足露光量に対
応した露光量で当該段差部に掛るパターン部分及び該パ
ターン部分近傍のレジスト膜を露光する工程、 （ｄ）レジスト膜を現像して前記基板上に所要のレジス
ト膜パターンを得る工程 を有することを特徴とするパターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058036A JPH03261126A (ja) | 1990-03-12 | 1990-03-12 | パターン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2058036A JPH03261126A (ja) | 1990-03-12 | 1990-03-12 | パターン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03261126A true JPH03261126A (ja) | 1991-11-21 |
Family
ID=13072708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2058036A Pending JPH03261126A (ja) | 1990-03-12 | 1990-03-12 | パターン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03261126A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004110035A (ja) * | 2002-09-16 | 2004-04-08 | Numerical Technologies Inc | 大きいフィーチャに隣接する狭いスペースをプリントする際にｐｓｍ露光を支援するための第２の露光の使用 |
| US7862737B2 (en) | 2007-08-10 | 2011-01-04 | Tdk Corporation | Planarizing method |
| JP2011514655A (ja) * | 2008-01-16 | 2011-05-06 | ケイデンス デザイン システムズ インコーポレイテッド | リソグラフィ作業のためのスペーサ二重パターン形成 |
-
1990
- 1990-03-12 JP JP2058036A patent/JPH03261126A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004110035A (ja) * | 2002-09-16 | 2004-04-08 | Numerical Technologies Inc | 大きいフィーチャに隣接する狭いスペースをプリントする際にｐｓｍ露光を支援するための第２の露光の使用 |
| US7862737B2 (en) | 2007-08-10 | 2011-01-04 | Tdk Corporation | Planarizing method |
| JP2011514655A (ja) * | 2008-01-16 | 2011-05-06 | ケイデンス デザイン システムズ インコーポレイテッド | リソグラフィ作業のためのスペーサ二重パターン形成 |
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