JPH0414212A - レジストパターン形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ＬＳＩ、超ＬＳＩ等の高密度集積回路の製造
の際のレジストパターン形成方法に係り、特にマツシュ
ルーム型ゲートの形成に好適なレジストパターン形成方
法に関するものである。

［従来の技術］ 近年、半導体集積回路等の高性能化、画集積度化への要
求は一層増大している。そのため従来の紫外線を用いた
フォトリソグラフィーに代わって、電子線、軟Ｘ線、イ
オンビーム等を用いるリングラフイーにより超微細なパ
ターン加工技術を確立する努力が払われている。特にフ
ォトマスクの製造では、既に電子線リソグラフィーが工
業的に実用化されており、ウェーハ基板への電子線の直
接描画も試みられている。

一方このような超微細リソグラフィー技術を可能とする
ために、露光装置に要求される描画精度も厳しくなり、
使用されるレジスト材料もそれに応える特性を宵するも
のでなければならないし、レジストプロセスも非常に重
要となってくる。

レジストとしては数多くの種類の材料が開発されている
が、これらは電子線等の照射によって朋壊反応を起こし
て照射部が可溶化するポジ型と、電子線等の照射によっ
て架橋反応を起こして照射部が不溶化するネガ型とに分
類される。両者のうち、ポジ型レジストは超微細な高解
像画像を形成し得る点でネガ型レジストよりも優れてい
る。

さて、化合物電界効果型トランジスタを高周波、高性能
化するためには、ゲート長の短縮とゲート抵抗の低減化
は必須であり、マツシュルーム型ゲ−ト形成が各方面で
取り組まれている。

従来、マツシュルーム型ゲートの形成は、種類の異なる
レジストを重ねて塗布した後、電子線を用いて太いパタ
ーンと細いパターンを重ね描きするという方法が採用さ
れている（昭和６３年秋期応用物理学会報告６ａ−に−
８参照）。

［発明が解決しようとする課題］ しかしながら、このような電子線描画により太いパター
ンと細いパターンの２つのノでターンを重ね描きするこ
とは、スループットが低下し、生産性が悪化するという
問題があった。

また、種類の異なるレジストを重ねるため、それぞれの
レジストについて現像液や現像条件が異なり、プロセス
が複雑になるという問題もあった。

本発明は、上記の課題を解決するものであって、マツシ
ュルーム型ゲートの形成に際して、スループットを向上
させ、以て生産性を向上させることができるレジストパ
ターン形成方法を提供することを目的とするものである
。

［課題を解決するための手段］ ところで、一般に、ウェーハ基板上にレノスト層を形成
する場合、スピンナー等でレジストを塗布した後に、ウ
ェーハ基板とレジストとの密着性を向上させるため、お
よびレジスト中の不要な溶剤を除去する等の目的でベー
クを行うが、ポジ型レジストの場合、ベーク温度によっ
て感度が変化すること、具体的には、高温でベークした
ものは、低温でベークしたものより低感度となることが
知られている。

本発明は上記のポジ型レジストの特性を活用したもので
あって、レジストパターン形成工程において、基板上に
１層目のレジストを塗布した後にベークを行い、次ぎに
１層目のレジストの上に同一レジストを用いて２層目の
レジストを塗布し、１層目のレジストよりも低い温度で
ベークを行えば、１層目と２層目とではレジストの感度
が異なって、２層目のレジストは１層目のレジストより
高感度となり、−度の電子線描画、同一の現像条件で電
界効果トランジスタ用のマソンユルーム型ゲートをリフ
トオフ法によって形成することが可能になることを見い
出して完成したものである。

［作用］ 本発明においては下層の１層目と上層の２層目に同じレ
ジストを使用するため、各層の密着性も良好となり、ま
た同一レジストのため現像液も同じものでよいのでプロ
セスが容易である。

また、電子線描画においても一度の描画で上層と下層に
所望のパターンを形成することができるので、２回の描
画を行う従来の方法に比べてスループットは向上し、更
に上層と下層でパターンの位置ずれを生じることもない
ものである。

［実施例コ 以下、図面を参照しつつ、本発明のレジストパターン形
成工程により、ＧａＡｓウエーノｈ基板を用いたＨＥＭ
Ｔ　（高電子移動度トランジスタ、Ｈｌｇｈ　Ｅｌｅｃ
ｔｒｏｎ　Ｍｏｂｌｌｌｔｙ　Ｔｒａｎｓｉｓｔｏｒ）
デバイスのマソンユルーム型ゲートを作製する場合の実
施例について説明する。

第１図は本発明によるレジストパターン形成方法の工程
を示す断面図であり、第２図はウエーノ）を示す図であ
る。

ウェーハ２０には第２図に示すように、複数（第２図で
は４８個）のチップ２１が形成されており、電子線によ
るパターン描画は各チップ２１の所定の範囲にそれぞれ
行われる。各チップ２１の所定の位置、第２図では左上
隅、には描画する際の位置合わせに使用する位置合わせ
マーク２２が形成されている。なお、第２図中２３で示
すものはウェーハマークである。

このようなウェーハ２０に対するレジストパターン形成
方法を第１図を参照して説明すると次のようである。な
お、第１図中、１は半絶縁性ＧａＡＳ基板、２は高純度
ＧａＡｓエピタキシャル層、３は２次元電子チャンネル
、４はｎ型ＡｌＧａＡｓ層、５はソース電極、６はドレ
イン電極、７は下層レジスト膜、８は上層レジスト膜、
９は電子線、１０はマツシュルーム型ゲート形成用パタ
ーン、１１はゲート電極金属膜、１２はマツシュルーム
型ゲートを示す。

まず第１図（ａ）に示すように半絶縁性ＧａＡｓ基板１
上に、高純度ＧａＡｓエピタキンヤル層２を成膜し、当
該高純度Ｇａ　Ａ　Ｓエピタキ７ｆル層２の表面に２次
元電子チャンネル３を形成した後、ｎ型ＡｌＧａＡｓ層
４を成膜し、更にその上に、例えば、ＡＵとＧｅとの混
合物またはＡｕ単体を真空蒸着することにより、ソース
、ドレイン電極５．６を形成し、２次元電子チャンネル
３とオーミック接触を得るための合金化を行った。

次に、第１図（ｂ）に示すように、ポリメチルメタクリ
レートを主成分とするレジスト（商品名：東京応化型０
ＥＨ−１０００）をスピンナー塗布したものを、１７０
℃で３０分間ブリベーキングし、膜厚０．２μｍの下層
レジスト膜７を得、次に、ポリメチルメタクリレートを
主成分とするレジスト（商品名：東京応化型０ＥＢＲ−
１０００）をスピンナー塗布したものを、１１０℃で３
０分間プリベーキングして、膜厚０．６μｍの上層レジ
スト膜８を得た。

次に、全てのチップ２１について位置合わせマーク２２
を検出しながら、第１図（Ｃ）に示すように、下層にて
０．２５μｍ幅になるよう細い抜はパターン用の電子線
９を、加速電圧２０ｋＶ１　露光量１００μＣ／ｃｄ　
で照射し、所定のパターンの描画を行った。

以上の電子線描画が終了したら、次に、現像液（メチル
イソブチルケトン：イソプロピルアルコール＝１３）に
２３℃、６０秒浸漬して現像しり後、リンス液（イソプ
ロピルアルコール）に２３℃、３０秒浸漬してリンスし
た。

その結果、第１図（ｄ）に示すような、上層レジストパ
ターン１０．５μｍ１　　下層レジストパターン幅０．
２５μｍのマツシュルーム型ゲート形成用のパターン１
０が得られた。このことがら、先の電子線描画により、
上層レジストＭ８には０．５μｍ幅の太いパターンが描
画され、下層レジスト膜７には０．２５μｍ幅の細いパ
ターンが描画されたことが確認された。

このようにして得られたマツシュルーム型ゲート形成用
パターン１ｏをマスクにして、スパッタ法によりＴＩ、
Ｐｔ、Ａｕを順次堆積させ、第１図（ｅ）に示すような
ゲート電極金属ＭＩＩを成膜した後、アセトンを用いて
上層レジスト膜８および下層レジスト膜７を溶解除去し
、第１図（ｆ）に示すような、ゲート長０．２５μｍ１
　上部幅０．５μｍ長さ２００μｍのＡｕマツシュルー
ム型ゲー）１２を形成した。

［発明の効果コ 以上の説明から明らかなように、本発明によれば、−度
の電子線描画、同一の現像条件でマツシュルーム型ゲー
ト用のレジストパターンを形成することができるので、
スループットを向上させることができるものである。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明におけるＨＥＭＴデバイ
スの製造工程を示す断面図、第２図はウェーハ上の位置
合わせマークを示す上面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・高純度ＧａＡ
Ｓエピタキンヤル層、３・・・２次元電子チャンネル、
４・・・ｎ型ＡｌＧａＡｓ層、５・・・ソース電極、６
・・・ドレイン電極、７・・・下層レジスト膜、８・・
・上層レジスト膜、９・・・電子線、１０・・・マツシ
ュルーム型ゲート形成用パターン、１１・・・ゲート電
極金属膜、１２・・・マンシュルーム型ケート。 出　　願　　人　大日本印刷株式会社 代理人　弁理士　菅　井　英　雄（外７名）第 図

Claims (1)

【特許請求の範囲】
1. （１）基板上に一層目のレジストを塗布し、ベーク処理
   した後、更にその上に一層目と同じレジストを塗布して
   １層目よりは低い温度でベーク処理し、その後電子線描
   画を行い、次いで現像処理することを特徴とするレジス
   トパターン形成方法。