JPH04122060A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04122060A JPH04122060A JP2243184A JP24318490A JPH04122060A JP H04122060 A JPH04122060 A JP H04122060A JP 2243184 A JP2243184 A JP 2243184A JP 24318490 A JP24318490 A JP 24318490A JP H04122060 A JPH04122060 A JP H04122060A
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- Japan
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- well
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- silicide layer
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特に保護回路素子を
有する半導体集積回路に関する。
有する半導体集積回路に関する。
近年、相補型ＭＯ８）ランジスタを有する半導体集積回
路においては、第４図に示すように入力保護回路として
、常時オフ型のＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯ８）ランジスタを高電位電源と低電位電源間に
直列接続したドレインに内部回路を接続した保護回路を
用いている。
路においては、第４図に示すように入力保護回路として
、常時オフ型のＰチャネルＭＯＳトランジスタとＮチャ
ネルＭＯ８）ランジスタを高電位電源と低電位電源間に
直列接続したドレインに内部回路を接続した保護回路を
用いている。
また、最近ではゲート電極及びソース・ドレイン領域の
表面に金属シリサイド層を用いることにより多結晶シリ
コン層の抵抗を下げて高速化を図ろうとする製品がある
。特にゲートアレイ等の製品では、ソース・ドレイン領
域上に形成されるコンタクト孔の数が、制限されるため
にソース・ドレイン領域の拡散層抵抗によって回路スピ
ードが制約される場合が多くソース・ドレイン領域の表
面にシリサイド層を設けて抵抗を下げる必要がある。
表面に金属シリサイド層を用いることにより多結晶シリ
コン層の抵抗を下げて高速化を図ろうとする製品がある
。特にゲートアレイ等の製品では、ソース・ドレイン領
域上に形成されるコンタクト孔の数が、制限されるため
にソース・ドレイン領域の拡散層抵抗によって回路スピ
ードが制約される場合が多くソース・ドレイン領域の表
面にシリサイド層を設けて抵抗を下げる必要がある。
さらに、ソース・ドレイン領域の表面に設けたシリサイ
ド層を介して不純物イオンをイオン注入し、ソース・ド
レイン領域を形成することで、ショートチャネル化に必
要な非常に浅い拡散層を形成できる利点がある。従って
ゲートアレイ等においては、ソース・ドレインのシリサ
イド化技術は必須の技術となって来ている。
ド層を介して不純物イオンをイオン注入し、ソース・ド
レイン領域を形成することで、ショートチャネル化に必
要な非常に浅い拡散層を形成できる利点がある。従って
ゲートアレイ等においては、ソース・ドレインのシリサ
イド化技術は必須の技術となって来ている。
このような製品に対しても前記のごとき入力保護回路が
用いられているが、入力保護回路のＭＯＳトランジスタ
を構成するソース・トレイン領域の拡散層が浅いと静電
破壊に対しての強度が十分でなくフォトリングラフィ工
程を追加して入出力保護部のトランジスタのソース・ド
レイン領域にはシリサイド層を設けず、比較的床い拡散
層を設けて静電破壊に対する強度を持たせている。
用いられているが、入力保護回路のＭＯＳトランジスタ
を構成するソース・トレイン領域の拡散層が浅いと静電
破壊に対しての強度が十分でなくフォトリングラフィ工
程を追加して入出力保護部のトランジスタのソース・ド
レイン領域にはシリサイド層を設けず、比較的床い拡散
層を設けて静電破壊に対する強度を持たせている。
〔発明が解決しようとする課題〕
この従来の半導体集積回路は、入出力保護部のＭＯＳ）
ランシスタのソース・トレイン領域以外のＭＯＳ）ラン
シスタにシリサイド層を設けるためのリングラフィ工程
を必要とし、工程数が増加するという問題点があった。
ランシスタのソース・トレイン領域以外のＭＯＳ）ラン
シスタにシリサイド層を設けるためのリングラフィ工程
を必要とし、工程数が増加するという問題点があった。
及びソース・トレイン領域にソリサイト層を有する第１
のＭＯＳ）ランジスタと、前記ウェル以外ヒ、 スタｎ 前記半導体基板上に設けた逆
導電型ウェルを抵抗層として前記第１及び第２のＭＯＳ
）ランシスタの接続点と入圧力信号端子間に接続して構
成される。
のＭＯＳ）ランジスタと、前記ウェル以外ヒ、 スタｎ 前記半導体基板上に設けた逆
導電型ウェルを抵抗層として前記第１及び第２のＭＯＳ
）ランシスタの接続点と入圧力信号端子間に接続して構
成される。
本発明について図面を参照して説明する。
第１図（ａ） 、 （ｂ）は本発明の第１の実施例を示
す平面図及びＡ−Ａ’線断面図、第２図は本発明の第１
の実施例を説明するための回路図である。
す平面図及びＡ−Ａ’線断面図、第２図は本発明の第１
の実施例を説明するための回路図である。
第１図（ａ） 、 （ｂ）及び第２図に示すように、Ｐ
型シリコン基板１の一生面にＮ型のウェル２を選択的に
設け、Ｎ型ウェル２の表面に選択的にＮ型不純物を導入
して設けたＮ＋型型数散層４びＮ１型拡散層の表面に設
けたシリサイド層８からなるコンタクト領域を形成して
Ｎ型ウェル２を抵抗層とし、層間絶縁膜５に設けたコン
タクト孔を介してコンタクト領域に接続した配線６，７
により電源ＶＤＤとＧＮＤ間に直列接続したＰチャネル
トランジスタＱ１とＮチャネルトランジスタＱ２のドレ
インと入圧力信号用のポンディングパッドとの間に抵抗
Ｒとして接続する。
型シリコン基板１の一生面にＮ型のウェル２を選択的に
設け、Ｎ型ウェル２の表面に選択的にＮ型不純物を導入
して設けたＮ＋型型数散層４びＮ１型拡散層の表面に設
けたシリサイド層８からなるコンタクト領域を形成して
Ｎ型ウェル２を抵抗層とし、層間絶縁膜５に設けたコン
タクト孔を介してコンタクト領域に接続した配線６，７
により電源ＶＤＤとＧＮＤ間に直列接続したＰチャネル
トランジスタＱ１とＮチャネルトランジスタＱ２のドレ
インと入圧力信号用のポンディングパッドとの間に抵抗
Ｒとして接続する。
ここで、シリサイド層８を設けたＮ＋型型数散層４、静
電破壊に対して弱いが仮にこのＮ＋型型数散層４破壊さ
れたとしてもＮ型ウェル２で覆われているため不良には
ならない、又、トランジスタＱ ＋ 、 Ｑ ２に対す
る保護素子としても働くため従来例のようにトランジス
タＱ１．Ｑ２が破壊される可能性は低くなる。従って、
トランジスタＱ、、Ｑ２にのみシリサイド層を設けない
ようにするためのフォトリングラフィ工程の増加も必要
がなくなる。
電破壊に対して弱いが仮にこのＮ＋型型数散層４破壊さ
れたとしてもＮ型ウェル２で覆われているため不良には
ならない、又、トランジスタＱ ＋ 、 Ｑ ２に対す
る保護素子としても働くため従来例のようにトランジス
タＱ１．Ｑ２が破壊される可能性は低くなる。従って、
トランジスタＱ、、Ｑ２にのみシリサイド層を設けない
ようにするためのフォトリングラフィ工程の増加も必要
がなくなる。
第３図（ａ） 、 （ｂ）は本発明の第２の実施例を示
す平面図及びＢ−Ｂ’線断面図である。
す平面図及びＢ−Ｂ’線断面図である。
第３図（ａ） 、 （ｂ）に示すように、Ｎ型ウェル２
の表面とＰ型シリコン基板１の表面が接するＰＮ接合の
端部にＮ型ウェル２の周囲を取囲むように、Ｐ＋型拡散
層９及びシリサイド層８を設けた以外は第１の実施例と
同様の構成を有している。
の表面とＰ型シリコン基板１の表面が接するＰＮ接合の
端部にＮ型ウェル２の周囲を取囲むように、Ｐ＋型拡散
層９及びシリサイド層８を設けた以外は第１の実施例と
同様の構成を有している。
ここで、負電圧のサージに対しては、トランジスタＱ
１． Ｑ ２への印加電圧はＮ型ウェル２の順方向電圧
（ＩＶ以下）でクランプされるが、正電圧のサージに関
しては、Ｎ型ウェル２の逆方向ブレークダウン電圧でク
ランプされることになる。
１． Ｑ ２への印加電圧はＮ型ウェル２の順方向電圧
（ＩＶ以下）でクランプされるが、正電圧のサージに関
しては、Ｎ型ウェル２の逆方向ブレークダウン電圧でク
ランプされることになる。
Ｎ型ウェル２とＰ型シリコン基板１で決まるＮ型ウェル
２の耐圧は８０ｖ程度であり保護効果が十分ではない。
２の耐圧は８０ｖ程度であり保護効果が十分ではない。
Ｐ＋型拡散層９を配置すれば逆方向ブレークダウン電圧
は、Ｎ型ウェル２とＰ＋型拡散層９で決定されるために
１５Ｖ程度まで低下させることができ番保護能力がさら
に高まる。
は、Ｎ型ウェル２とＰ＋型拡散層９で決定されるために
１５Ｖ程度まで低下させることができ番保護能力がさら
に高まる。
以上説明したように本発明は、−導電型半導体基板に設
けた逆導電型ウェルを抵抗層として第１及び第２のＭＯ
Ｓ）ランジスタの接続点と入ｄ力信号端子との間に接続
することにより第１及び第２のＭＯＳ）ランジスタにシ
リサイド層を設けることかでき、フォトリングラフィ工
程を簡略化できるという効果を有する。
けた逆導電型ウェルを抵抗層として第１及び第２のＭＯ
Ｓ）ランジスタの接続点と入ｄ力信号端子との間に接続
することにより第１及び第２のＭＯＳ）ランジスタにシ
リサイド層を設けることかでき、フォトリングラフィ工
程を簡略化できるという効果を有する。
第１図（ａ） 、 （ｂ）は本発明の第１の実施例を示
す平面図及びＡ−Ａ′線断面図、第２図は本発明の第１
の実施例を説明するための回路図、第３図（ａ） 、
（ｂ）は本発明の第２の実施例を示す平面図及びＢ−Ｂ
′線断面図、第４図は、従来の半導体集積回路を説明す
るための回路図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
つニノベ３．４・・・・・Ｎ＋型型数散層５・・・・・
・層間絶縁膜、６゜７・・・・・・配線、８・・・・・
・シリサイド層、９・・・・・Ｐ＋型拡散層、Ｑ＋・・
・・・・Ｐチャネルトランジスタ、Ｑ２・・Ｎチャネル
トランシタ、 Ｒ・・・・ 抵抗。
す平面図及びＡ−Ａ′線断面図、第２図は本発明の第１
の実施例を説明するための回路図、第３図（ａ） 、
（ｂ）は本発明の第２の実施例を示す平面図及びＢ−Ｂ
′線断面図、第４図は、従来の半導体集積回路を説明す
るための回路図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ型
つニノベ３．４・・・・・Ｎ＋型型数散層５・・・・・
・層間絶縁膜、６゜７・・・・・・配線、８・・・・・
・シリサイド層、９・・・・・Ｐ＋型拡散層、Ｑ＋・・
・・・・Ｐチャネルトランジスタ、Ｑ２・・Ｎチャネル
トランシタ、 Ｒ・・・・ 抵抗。
Claims (1)
- 【特許請求の範囲】 １、一導電型半導体基板上に設けた逆導電型ウェルに設
け内部回路と電源間に接続し且つゲート電極を電源に接
続したゲート電極及びソース・ドレイン領域にシリサイ
ド層を有する第１のＭＯＳトランジスタと、前記ウェル
以外の領域に設けて前記第１のＭＯＳトランジスタとＧ
ＮＤ間に接続し且つゲート電極をＧＮＤに接続したゲー
ト電極及びソース・ドレイン領域にシリサイド層を有す
る第２のＭＯＳトランジスタと 前記半導体基板上に設けた逆導電 型ウェルを抵抗層として前記第１及び第２のＭＯＳトラ
ンジスタの接続点と入出力信号端子間に接続したことを
特徴とする半導体集積回路。 ２、抵抗層として用いる逆導電型ウェルと半導体基板と
のＰＮ接合の端部の上に一導電型の高濃度拡散層を前記
ウェルの周囲を取囲んで設けた請求項１記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243184A JP3064364B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243184A JP3064364B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04122060A true JPH04122060A (ja) | 1992-04-22 |
| JP3064364B2 JP3064364B2 (ja) | 2000-07-12 |
Family
ID=17100076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243184A Expired - Lifetime JP3064364B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064364B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169647A (ja) * | 2000-06-13 | 2012-09-06 | Renesas Electronics Corp | 半導体装置及びその製造方法並びに抵抗器及び半導体素子 |
-
1990
- 1990-09-13 JP JP2243184A patent/JP3064364B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012169647A (ja) * | 2000-06-13 | 2012-09-06 | Renesas Electronics Corp | 半導体装置及びその製造方法並びに抵抗器及び半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3064364B2 (ja) | 2000-07-12 |
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