JPH0496269A - Ｃｍｏｓ半導体装置 - Google Patents
Ｃｍｏｓ半導体装置Info
- Publication number
- JPH0496269A JPH0496269A JP2207194A JP20719490A JPH0496269A JP H0496269 A JPH0496269 A JP H0496269A JP 2207194 A JP2207194 A JP 2207194A JP 20719490 A JP20719490 A JP 20719490A JP H0496269 A JPH0496269 A JP H0496269A
- Authority
- JP
- Japan
- Prior art keywords
- well
- substrate
- parasitic
- hfe
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、ラッチアップ対策を効果的に施したＣＭＯ３
半導体装置に関する。
半導体装置に関する。
第２図にＣＭＯＳインバータの回路図を示す。
１はＰ−ＭＯＳＴ （エンハンスメント形）、２はＮ−
ＭＯ３Ｔ （エンハンスメント形）である。両ＭＯＳＴ
Ｉ、２のゲートが共通接続されて入力側となり、ドレイ
ンが共通接続されて出力側となる。 そして、Ｐ−ＭＯＳＴＩのソースは電源ＶＤＤに、Ｎ−
ＭＯＳＴ２のソースは電源Ｖｓｓに接続される。 第３図はこのＣＭＯＳインバータを１チツプで構成した
場合の断面を示す図である。Ｐ−ＭＯＳＴｌ側はＮ形基
板３をそのまま使用してＰチャンネルが形成されるよう
にＰ゛領域よりドイレン４とソース５を形成し、Ｎ−Ｍ
Ｏ３Ｔ２については基板３にＰウェル６を形成してＮチ
ャンネルが形成されるようにＮ゛領域よりドレイン７と
ソ−ス８を形成している。９はＰ−ＭＯＳＴＩの基板バ
イアス印加用Ｎ゛コンタクト領域、１０はＮＭＯＳＴ２
のＰウェルバイアス印加用Ｐ゛コンタクト領域である。
ＭＯ３Ｔ （エンハンスメント形）である。両ＭＯＳＴ
Ｉ、２のゲートが共通接続されて入力側となり、ドレイ
ンが共通接続されて出力側となる。 そして、Ｐ−ＭＯＳＴＩのソースは電源ＶＤＤに、Ｎ−
ＭＯＳＴ２のソースは電源Ｖｓｓに接続される。 第３図はこのＣＭＯＳインバータを１チツプで構成した
場合の断面を示す図である。Ｐ−ＭＯＳＴｌ側はＮ形基
板３をそのまま使用してＰチャンネルが形成されるよう
にＰ゛領域よりドイレン４とソース５を形成し、Ｎ−Ｍ
Ｏ３Ｔ２については基板３にＰウェル６を形成してＮチ
ャンネルが形成されるようにＮ゛領域よりドレイン７と
ソ−ス８を形成している。９はＰ−ＭＯＳＴＩの基板バ
イアス印加用Ｎ゛コンタクト領域、１０はＮＭＯＳＴ２
のＰウェルバイアス印加用Ｐ゛コンタクト領域である。
ところで、この構成では、Ｐ−ＭＯＳＴＩのソース５を
エミッタ、基板３をベース、Ｐウェル６をコレクタとす
る寄生のラテラルＰＮＰ）ランリスク１１が形成され、
また基板３をコレクタ、Ｐウェル６をベース、Ｎ−ＭＯ
ＳＴ２のソース８をエミッタとする寄生のバーチカルＮ
ＰＮ）ランリスク１２が形成される。 そして、このトランジスタ１１．１２によって第４図に
示すような寄生サイリスタが形成される。 つまり、１チツプのＣＭＯＳインバータは本質的に寄生
サイリタを内蔵するのである。１３〜１６は抵抗である
。 そして、その微細化か進むと、ラテラル寄生トランジス
タ１１のベース幅（ｄｌ）が小さくなり、またバーチカ
ル寄生トランジスタ１２のベース幅（ｄ２）も小さくな
る。この結果、両トランジスタ１１．１２のｈｆｅが大
きくなって、寄生サイリスクが高性能化し、雑音電流等
をトリガとしてその寄生サイリスタが容易に動作し、電
源ＶＤＤから電源Ｖｓｓに貫通する電流が流れる。この
電流は継続し、ＣＭＯＳインバータが誤動作することは
勿論のこと、デバイスが破壊されてしまう。これがラッ
チアップ現象と呼ばれる重大な故障である。 このラッチアップは上記したように、トランジスタ１１
．１２のベース幅ｄ１、ｄ２が小さいほど生じ易くなり
、特にＰウェル６の深さ（絢ｄ２）を４μｍ未満にする
と、バーチカル寄生トランジスタ１４のｈｆｅが顕著に
大きくなって、上記ラッチアップ現象が非常に生じ易く
なる。 本発明はこのような点を解決し、ラテラル寄生トランジ
スタのｈｆｅを低下させて、ラッチアップか非常に生じ
難くしたＣＭＯＳ半導体装置を提供することである。
エミッタ、基板３をベース、Ｐウェル６をコレクタとす
る寄生のラテラルＰＮＰ）ランリスク１１が形成され、
また基板３をコレクタ、Ｐウェル６をベース、Ｎ−ＭＯ
ＳＴ２のソース８をエミッタとする寄生のバーチカルＮ
ＰＮ）ランリスク１２が形成される。 そして、このトランジスタ１１．１２によって第４図に
示すような寄生サイリスタが形成される。 つまり、１チツプのＣＭＯＳインバータは本質的に寄生
サイリタを内蔵するのである。１３〜１６は抵抗である
。 そして、その微細化か進むと、ラテラル寄生トランジス
タ１１のベース幅（ｄｌ）が小さくなり、またバーチカ
ル寄生トランジスタ１２のベース幅（ｄ２）も小さくな
る。この結果、両トランジスタ１１．１２のｈｆｅが大
きくなって、寄生サイリスクが高性能化し、雑音電流等
をトリガとしてその寄生サイリスタが容易に動作し、電
源ＶＤＤから電源Ｖｓｓに貫通する電流が流れる。この
電流は継続し、ＣＭＯＳインバータが誤動作することは
勿論のこと、デバイスが破壊されてしまう。これがラッ
チアップ現象と呼ばれる重大な故障である。 このラッチアップは上記したように、トランジスタ１１
．１２のベース幅ｄ１、ｄ２が小さいほど生じ易くなり
、特にＰウェル６の深さ（絢ｄ２）を４μｍ未満にする
と、バーチカル寄生トランジスタ１４のｈｆｅが顕著に
大きくなって、上記ラッチアップ現象が非常に生じ易く
なる。 本発明はこのような点を解決し、ラテラル寄生トランジ
スタのｈｆｅを低下させて、ラッチアップか非常に生じ
難くしたＣＭＯＳ半導体装置を提供することである。
このために本発明は、基板の極性と反対極性のチャンネ
ルの第１のＭＯＳＴと、基板の極性と反対極性の第１の
ウェル内に形成した該基板の極性と同一極性のチャンネ
ルの第２のＭＯＳＴとからＣＭＯＳインバータを形成し
たＣＭＯＳ半導体装置において、 第２のウェルを、上記第１のＭＯ３Ｔと上記第２のＭＯ
ＳＴとの間の基板に、上記第１のウェルの深さ以上に、
上記反対極性で形成して構成した。
ルの第１のＭＯＳＴと、基板の極性と反対極性の第１の
ウェル内に形成した該基板の極性と同一極性のチャンネ
ルの第２のＭＯＳＴとからＣＭＯＳインバータを形成し
たＣＭＯＳ半導体装置において、 第２のウェルを、上記第１のＭＯ３Ｔと上記第２のＭＯ
ＳＴとの間の基板に、上記第１のウェルの深さ以上に、
上記反対極性で形成して構成した。
本発明では、深く形成した第２のウェルの存在によりラ
テラル寄生トランジスタの実効ベース幅が大きくなるの
で、そのｈｆｅが大幅に低下し、ラッチアップが生じ難
くなる。
テラル寄生トランジスタの実効ベース幅が大きくなるの
で、そのｈｆｅが大幅に低下し、ラッチアップが生じ難
くなる。
以下、本発明の実施例について説明する。第１図はその
一実施例のＣＭＯＳインバータの断面を示す図である。 ここで、第３図におけるものと同一のものには同一の符
号を付した。本実施例では、第１図に示すように、Ｐ−
ＭＯＳＴＩとＮ−ＭＯＳＴ２との間の基板３に、表面か
らストッパ用Ｐウェル２０（第２のウェル）をＰウェル
６（第１のウェル）よりも深く拡散或はイオンインプラ
により形成し、その表面側にＰ゛コンタクト領域２１を
形成して、このコンタクト領域２１に電源■ＳＳの電圧
を印加するための電極（図示せず）を形成したものであ
る。 この結果、寄生のラテラルＰＮＰ ｌ−ランリスク１１
の実効ベース幅が長くなるので、そのｈｒｅか大幅に低
下する。よって、Ｐウェル６か浅くそこの寄生のバーチ
カルＮＰＮｔ−ランジスタ１２のｈｆｅか高くなっても
、ラッチアップ耐性が大幅に向上することになる。 特に、Ｐウェル６の深さは現在では、製造プロセスその
他の理由から４μｍ未満の場合か多いが、このような場
合には、ストッパ用Ｐウェル２０の深さは４μｍ以上に
設定すると効果的である。 また、コンタクト領域２１に電源Ｖｓｓの電圧か印加す
るので、その領域がラテラル寄生トランジスタ１１のコ
レクタとして機能し、バーチカル寄生トランジスタ１２
がほぼバイパスされることになる。 なお、上記したストッパ用Ｐウェル２０は、Ｐ−ＭＯＳ
Ｔ １を囲むようにリング状に形成しても良い。 また、上記実施例とは逆にＰ形基板を使用する場合には
、ラテラル寄生トランジスタがＮＰＮ形となり、バーチ
カル寄生トランジスタがＰＮＰ形となるので、ラテラル
寄生ＮＰＮ ｌ−ランリスタのｈｆｅを低下させるべく
、深いストッパ用Ｎウェルを形成する。この場合は、そ
のストッパ用Ｎウェルの表面に形成したＮ−のコンタク
ト領域に電源ＶＤＤを印加するための電極を形成する。 この電極もバーチカル寄生トランジスタ１２のバイパス
用として機能する。
一実施例のＣＭＯＳインバータの断面を示す図である。 ここで、第３図におけるものと同一のものには同一の符
号を付した。本実施例では、第１図に示すように、Ｐ−
ＭＯＳＴＩとＮ−ＭＯＳＴ２との間の基板３に、表面か
らストッパ用Ｐウェル２０（第２のウェル）をＰウェル
６（第１のウェル）よりも深く拡散或はイオンインプラ
により形成し、その表面側にＰ゛コンタクト領域２１を
形成して、このコンタクト領域２１に電源■ＳＳの電圧
を印加するための電極（図示せず）を形成したものであ
る。 この結果、寄生のラテラルＰＮＰ ｌ−ランリスク１１
の実効ベース幅が長くなるので、そのｈｒｅか大幅に低
下する。よって、Ｐウェル６か浅くそこの寄生のバーチ
カルＮＰＮｔ−ランジスタ１２のｈｆｅか高くなっても
、ラッチアップ耐性が大幅に向上することになる。 特に、Ｐウェル６の深さは現在では、製造プロセスその
他の理由から４μｍ未満の場合か多いが、このような場
合には、ストッパ用Ｐウェル２０の深さは４μｍ以上に
設定すると効果的である。 また、コンタクト領域２１に電源Ｖｓｓの電圧か印加す
るので、その領域がラテラル寄生トランジスタ１１のコ
レクタとして機能し、バーチカル寄生トランジスタ１２
がほぼバイパスされることになる。 なお、上記したストッパ用Ｐウェル２０は、Ｐ−ＭＯＳ
Ｔ １を囲むようにリング状に形成しても良い。 また、上記実施例とは逆にＰ形基板を使用する場合には
、ラテラル寄生トランジスタがＮＰＮ形となり、バーチ
カル寄生トランジスタがＰＮＰ形となるので、ラテラル
寄生ＮＰＮ ｌ−ランリスタのｈｆｅを低下させるべく
、深いストッパ用Ｎウェルを形成する。この場合は、そ
のストッパ用Ｎウェルの表面に形成したＮ−のコンタク
ト領域に電源ＶＤＤを印加するための電極を形成する。 この電極もバーチカル寄生トランジスタ１２のバイパス
用として機能する。
以上のように本発明によれば、深く形成した第２のウェ
ルによりラテラル寄生トランジスタの実効ベース幅が大
きくなりそのｈｆｅを大幅に低下させることかできるの
で、ラッチアップの起こり難いＣＭＯ３回路を実現でき
るという利点がある。
ルによりラテラル寄生トランジスタの実効ベース幅が大
きくなりそのｈｆｅを大幅に低下させることかできるの
で、ラッチアップの起こり難いＣＭＯ３回路を実現でき
るという利点がある。
第１図は本発明の一実施例のＣＭＯＳインバータ回路の
断面図、第２図は一般的なＣＭＯＳインバータ回路の回
路図、第３図は従来のＣＭＯＳインバータ回路の断面図
、第４図は寄生サイリスタの回路図である。 １・−Ｐ−ＭＯＳＴ、２−Ｎ−ＭＯＳＴ、３・・・Ｎ形
基板、４・・・ドレイン、５・・・ソース、６−Ｐウェ
ル、７・・・ドレイン、８・・・ソース、９．１０・・
・基板バイアス用コンタクト領域、１１・・・ラテラル
寄生ＰＮＰトランジスタ、１２・・・バーチカル寄生Ｎ
ＰＮトランジスタ、１３〜１６・・・抵抗、２０・・・
ストッパ用Ｐウェル、２１・・・コンタクト領域。 代理人 弁理士 長 尾 常 明 第１図
断面図、第２図は一般的なＣＭＯＳインバータ回路の回
路図、第３図は従来のＣＭＯＳインバータ回路の断面図
、第４図は寄生サイリスタの回路図である。 １・−Ｐ−ＭＯＳＴ、２−Ｎ−ＭＯＳＴ、３・・・Ｎ形
基板、４・・・ドレイン、５・・・ソース、６−Ｐウェ
ル、７・・・ドレイン、８・・・ソース、９．１０・・
・基板バイアス用コンタクト領域、１１・・・ラテラル
寄生ＰＮＰトランジスタ、１２・・・バーチカル寄生Ｎ
ＰＮトランジスタ、１３〜１６・・・抵抗、２０・・・
ストッパ用Ｐウェル、２１・・・コンタクト領域。 代理人 弁理士 長 尾 常 明 第１図
Claims (3)
- （１）、基板の極性と反対極性のチャンネルの第１のＭ
ＯＳＴと、基板の極性と反対極性の第１のウェル内に形
成した該基板の極性と同一極性のチャンネルの第２のＭ
ＯＳＴとからＣＭＯＳインバータを形成したＣＭＯＳ半
導体装置において、第２のウェルを、上記第１のＭＯＳ
Ｔと上記第２のＭＯＳＴとの間の基板に、上記第１のウ
ェルの深さ以上に、上記反対極性で形成したことを特徴
とするＣＭＯＳ半導体装置。 - （２）、上記第１のウェルの深さを４μｍ未満とし、上
記第２のウェルの深さを４μｍ以上としたことを特徴と
する特許請求の範囲第１項記載のＣＭＯＳ半導体装置。 - （３）、バーチカル寄生トランジスタをバイパスさせる
ための電極を上記第２のウェルに設けたことを特徴とす
る特許請求の範囲第１項又は第２項記載のＣＭＯＳ半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2207194A JPH0496269A (ja) | 1990-08-05 | 1990-08-05 | Ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2207194A JPH0496269A (ja) | 1990-08-05 | 1990-08-05 | Ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496269A true JPH0496269A (ja) | 1992-03-27 |
Family
ID=16535803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2207194A Pending JPH0496269A (ja) | 1990-08-05 | 1990-08-05 | Ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496269A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010756A (ja) * | 2006-06-30 | 2008-01-17 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2008131021A (ja) * | 2006-11-27 | 2008-06-05 | Fuji Electric Device Technology Co Ltd | 半導体集積回路装置 |
-
1990
- 1990-08-05 JP JP2207194A patent/JPH0496269A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010756A (ja) * | 2006-06-30 | 2008-01-17 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2008131021A (ja) * | 2006-11-27 | 2008-06-05 | Fuji Electric Device Technology Co Ltd | 半導体集積回路装置 |
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