JPH04123145A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH04123145A JPH04123145A JP2243205A JP24320590A JPH04123145A JP H04123145 A JPH04123145 A JP H04123145A JP 2243205 A JP2243205 A JP 2243205A JP 24320590 A JP24320590 A JP 24320590A JP H04123145 A JPH04123145 A JP H04123145A
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- cpu
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
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- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、中央処理装置とその暴走を監視する暴走監
視手段を有するとともに、ダイレクト・メモリ・アクセ
ス制御装置を備えたマイクロコンピュータに関するもの
である。
視手段を有するとともに、ダイレクト・メモリ・アクセ
ス制御装置を備えたマイクロコンピュータに関するもの
である。
［従来の技術］
第３図は、ｌチップ上に、中央処理装置（以降ＣＰＵと
呼ぶ）とその異常監視手段としてのウォッチドッグタイ
マ（以降ＷＤＴと呼ぶ）とダイレクト・メモリ・アクセ
ス制御装置（以降ＤＭＡＣと呼ぶ）とを内蔵した従来の
マイクロコンピュータを示すブロック構成図である。
呼ぶ）とその異常監視手段としてのウォッチドッグタイ
マ（以降ＷＤＴと呼ぶ）とダイレクト・メモリ・アクセ
ス制御装置（以降ＤＭＡＣと呼ぶ）とを内蔵した従来の
マイクロコンピュータを示すブロック構成図である。
図において、１はＣＰＵ、２はＤＭＡＣであり、３はＣ
ＰＵＩとＤＭＡＣ２との間でバスの使用権の調停を行う
バスコントローラである。４はＷＤＴ、５はデータバス
を示し、６，７はデータバス５とそれぞれＣＰＵＩ、Ｄ
ＭＡＣ２とを接続するスイッチ、８はＷＤＴ４ヘクロツ
タ入力を接続するスイッチを示す、９〜１２はバスコン
トローラ３から出力される信号で、９はＣＰＵＩをデー
タバス５に接続するスイッチ６をオン、オフするための
制御信号、１０はＤＭＡＣ２をデータバス５に接続する
スイッチ７をオン、オフするための制御信号、１１はＣ
ＰＵＩに対するイネーブル信号、１２はＤＭＡＣ２に対
するイネーブル信号であり、ＣＰＵＩに対するイネーブ
ル信号１１はＶＤＴ４のクロック入力をオン、オフする
スイッチ８の制御信号としても用いられる。また、１３
はバスコントローラ３に入力されるＤＭＡ要求信号、１
４はＣＰＵ１からＶＤＴ４へのクリア信号、１５はＶＤ
Ｔ４からＣＰＵＩへのリセット信号であり、このリセッ
ト信号１５はＤＭＡＣ２、バスコントローラ３へも与え
られている。
ＰＵＩとＤＭＡＣ２との間でバスの使用権の調停を行う
バスコントローラである。４はＷＤＴ、５はデータバス
を示し、６，７はデータバス５とそれぞれＣＰＵＩ、Ｄ
ＭＡＣ２とを接続するスイッチ、８はＷＤＴ４ヘクロツ
タ入力を接続するスイッチを示す、９〜１２はバスコン
トローラ３から出力される信号で、９はＣＰＵＩをデー
タバス５に接続するスイッチ６をオン、オフするための
制御信号、１０はＤＭＡＣ２をデータバス５に接続する
スイッチ７をオン、オフするための制御信号、１１はＣ
ＰＵＩに対するイネーブル信号、１２はＤＭＡＣ２に対
するイネーブル信号であり、ＣＰＵＩに対するイネーブ
ル信号１１はＶＤＴ４のクロック入力をオン、オフする
スイッチ８の制御信号としても用いられる。また、１３
はバスコントローラ３に入力されるＤＭＡ要求信号、１
４はＣＰＵ１からＶＤＴ４へのクリア信号、１５はＶＤ
Ｔ４からＣＰＵＩへのリセット信号であり、このリセッ
ト信号１５はＤＭＡＣ２、バスコントローラ３へも与え
られている。
次に動作について説明する。
第３図において、ＤＭＡ要求１３が出ていないとき、バ
スコントローラ３は、イネーブル信号１１を出力してＣ
ＰＵＩを動作させるとともに、制御信号９を出力してス
イッチ６をオンする。この時、ＤＭＡＣ２に対するイネ
ーブル信号１２及び制御信号１０は出力されず、スイッ
チ７はオフしている。また、ＣＰＵＩに対するイネーブ
ル信号１１によってスイッチ８はオンし、ＶＤＴ４には
クロックが入力される。
スコントローラ３は、イネーブル信号１１を出力してＣ
ＰＵＩを動作させるとともに、制御信号９を出力してス
イッチ６をオンする。この時、ＤＭＡＣ２に対するイネ
ーブル信号１２及び制御信号１０は出力されず、スイッ
チ７はオフしている。また、ＣＰＵＩに対するイネーブ
ル信号１１によってスイッチ８はオンし、ＶＤＴ４には
クロックが入力される。
この状態は、ＣＰＵ１が動作している状態である。ＶＤ
Ｔ４はクロックをカウントし、オーバーフローするとリ
セット信号１５を出力して、ＣＰＵＩ、ＤＭＡＣ２，バ
スコントローラ３に対してリセットをかける。ＣＰＵＩ
は、ＶＤＴ４がオーバーフローする前にＶＤＴ４に対し
てクリア信号１４を発生させることにより、ＶＤＴ４を
リセットすることができる。従来、プロゲラムードで、
一定周期内にＶＤＴ４にパルス状のクリア信号を出力す
るようにする。プログラムが暴走すると、周期内にクリ
ア信号が発生せず、ＶＤＴ４からリセット信号１５が出
力されて、暴走したＣＰＵ１にリセットがかけられると
ともに、それに合わせてＤＭＡＣ２，バスコントローラ
３にもリセットがかけられる。
Ｔ４はクロックをカウントし、オーバーフローするとリ
セット信号１５を出力して、ＣＰＵＩ、ＤＭＡＣ２，バ
スコントローラ３に対してリセットをかける。ＣＰＵＩ
は、ＶＤＴ４がオーバーフローする前にＶＤＴ４に対し
てクリア信号１４を発生させることにより、ＶＤＴ４を
リセットすることができる。従来、プロゲラムードで、
一定周期内にＶＤＴ４にパルス状のクリア信号を出力す
るようにする。プログラムが暴走すると、周期内にクリ
ア信号が発生せず、ＶＤＴ４からリセット信号１５が出
力されて、暴走したＣＰＵ１にリセットがかけられると
ともに、それに合わせてＤＭＡＣ２，バスコントローラ
３にもリセットがかけられる。
次に、ＤＭＡ要求１３が入ると、バスコントローラ３は
、ＣＰＵＩに対するイネーブル信号１１及び制御信号９
の出力をやめ、ＤＭＡＣ２に対するイネーブル信号１２
及び制御信号ｌＯを出力する。イネーブル信号１２はＤ
ＭＡＣ２を動作状態にし、制御信号１０はスイッチ７を
オンし、データバス５をＤＭＡＣ２側に接続する。この
時、ＶＤＴ４はスイッチ８がオフするため、クロック入
力が断たれ、停止状態になる。
、ＣＰＵＩに対するイネーブル信号１１及び制御信号９
の出力をやめ、ＤＭＡＣ２に対するイネーブル信号１２
及び制御信号ｌＯを出力する。イネーブル信号１２はＤ
ＭＡＣ２を動作状態にし、制御信号１０はスイッチ７を
オンし、データバス５をＤＭＡＣ２側に接続する。この
時、ＶＤＴ４はスイッチ８がオフするため、クロック入
力が断たれ、停止状態になる。
［発明が解決しようとする課Ｍ］
従来のマイクロコンピュータは上記のように構成されて
おり、ＷＤＴはＣＰＵに対する見張り番の役目しか持っ
ていなかった。従って、バスをＤＭＡＣが使用している
時にＤＭＡＣ側で何らかの暴走、トラブルが発生しても
、リセットはかからなかった。
おり、ＷＤＴはＣＰＵに対する見張り番の役目しか持っ
ていなかった。従って、バスをＤＭＡＣが使用している
時にＤＭＡＣ側で何らかの暴走、トラブルが発生しても
、リセットはかからなかった。
この発明は上記のような問題点を解消するためになされ
たもので、ＤＭＡ転送中でもＣＰＵの暴走監視手段（Ｖ
ＤＴ）を有効にし、ＤＭＡＣの暴走を検知して対処でき
るマイクロコンピュータを得ることを目的とする。
たもので、ＤＭＡ転送中でもＣＰＵの暴走監視手段（Ｖ
ＤＴ）を有効にし、ＤＭＡＣの暴走を検知して対処でき
るマイクロコンピュータを得ることを目的とする。
［課題を解決するための手段］
この発明に係るマイクロコンピュータは。
ＣＰＵとその暴走を監視する暴走監視手段を有するとと
もに、ＤＭＡＣを備え、暴走監視手段は、ＣＰＵが正常
動作中に一定期間毎に出力するパルス信号を監視し、当
該信号に基づき暴走を検知するとＣＰＵ及びＤＭＡＣに
リセットをかけるようにしたマイクロコンピュータにお
いて、ＤＭＡＣが正常動作中に一定期間毎にパルス信号
を発生する信号発生手段を有するとともに、ＣＰＵから
の上記パルス信号と信号発生手段からの上記パルス信号
とを暴走監視手段の監視人力に接続する信号接続手段を
備えたものである。
もに、ＤＭＡＣを備え、暴走監視手段は、ＣＰＵが正常
動作中に一定期間毎に出力するパルス信号を監視し、当
該信号に基づき暴走を検知するとＣＰＵ及びＤＭＡＣに
リセットをかけるようにしたマイクロコンピュータにお
いて、ＤＭＡＣが正常動作中に一定期間毎にパルス信号
を発生する信号発生手段を有するとともに、ＣＰＵから
の上記パルス信号と信号発生手段からの上記パルス信号
とを暴走監視手段の監視人力に接続する信号接続手段を
備えたものである。
また、上記信号発生手段としては、ＤＭＡＣがＤＭＡ転
送のために本来有する転送カウンタを用いることができ
る。
送のために本来有する転送カウンタを用いることができ
る。
［作用］
この発明におけるマイクロコンピュータは。
ＤＭＡＣが動作中には、暴走監視手段としての例えばＷ
ＤＴのクリア信号をＤＭＡＣ内に有する転送カウンタ等
の信号発生手段により発生させることにより、ＤＭＡＣ
動作中の暴走も検知できる。
ＤＴのクリア信号をＤＭＡＣ内に有する転送カウンタ等
の信号発生手段により発生させることにより、ＤＭＡＣ
動作中の暴走も検知できる。
すなわち、従来、ＣＰＵの暴走監視手段として使用して
いるＶＤＴに対し、ＤＭＡ転送中一定期間毎にパルス状
のクリア信号を出して、ＤＭＡＣがクリア信号を出さな
くなったとき暴走したものとみなし、ＷＤＴによりＣＰ
Ｕ、ＤＭＡＣの両方に対してリセットをかけるようにし
たので、ＣＰＵの暴走監視手段をＤＭＡＣが共用するこ
とができ、ＤＭＡＣの暴走監視手段を新たに設けること
なくＤＭＡＣの暴走を検知して対処できようになる。
いるＶＤＴに対し、ＤＭＡ転送中一定期間毎にパルス状
のクリア信号を出して、ＤＭＡＣがクリア信号を出さな
くなったとき暴走したものとみなし、ＷＤＴによりＣＰ
Ｕ、ＤＭＡＣの両方に対してリセットをかけるようにし
たので、ＣＰＵの暴走監視手段をＤＭＡＣが共用するこ
とができ、ＤＭＡＣの暴走監視手段を新たに設けること
なくＤＭＡＣの暴走を検知して対処できようになる。
そして、信号発生手段としてＤＭＡＣ内の転送カウンタ
を用いることにより、更に簡単な構成で本願の目的が達
成でき、高信頼性と安価、小型化が同時に要求されるマ
イクロコンピュータ、特に１チツプマイクロコンピユー
タに有効である。
を用いることにより、更に簡単な構成で本願の目的が達
成でき、高信頼性と安価、小型化が同時に要求されるマ
イクロコンピュータ、特に１チツプマイクロコンピユー
タに有効である。
［実施例］
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例を示す１チツプマイクロコ
ンピユータのブロック構成図であり、１〜７，９〜１５
は前記第３図と同様であるので、その説明は省略する。
ンピユータのブロック構成図であり、１〜７，９〜１５
は前記第３図と同様であるので、その説明は省略する。
８ａはＣＰＵ１からのクリア信号１４とＶＤＴ４へのク
リア入力１６とを接続するスイッチで、バスコントロー
ラ３からＣＰＵＩへのイネーブル信号１１がオンのとき
オン、オフのときオフとなる。また、８ｂはＤＭＡＣ２
からのクリア信号１７とＶＤＴ４へのクリア入力１６と
を接続するスイッチで、バスコントローラ３からＣＰＵ
１へのイネーブル信号１１がオフのときオン、オンのと
きオフとなる。
リア入力１６とを接続するスイッチで、バスコントロー
ラ３からＣＰＵＩへのイネーブル信号１１がオンのとき
オン、オフのときオフとなる。また、８ｂはＤＭＡＣ２
からのクリア信号１７とＶＤＴ４へのクリア入力１６と
を接続するスイッチで、バスコントローラ３からＣＰＵ
１へのイネーブル信号１１がオフのときオン、オンのと
きオフとなる。
ここで、上記ＤＭＡＣ２からのクリア信号１７としては
、ＤＭＡＣ２がＤＭＡ転送のために本来内蔵している転
送カウンタ２ａの出力が用いられる。すなわち、転送カ
ウンタ２ａは本願の信号発生手段に相当する。また、ス
イッチ８ａ、８ｂは本願の信号接続手段を構成している
。
、ＤＭＡＣ２がＤＭＡ転送のために本来内蔵している転
送カウンタ２ａの出力が用いられる。すなわち、転送カ
ウンタ２ａは本願の信号発生手段に相当する。また、ス
イッチ８ａ、８ｂは本願の信号接続手段を構成している
。
次に動作について説明する。
第１図において、ＤＭＡ要求１３が出ていないとき、バ
スコントローラ３は従来同様、イネーブル信号１１を出
力してＣＰＵＩを動作させるとともに、制御信号９を出
力してスイッチ６をオンする。この時、ＤＭＡＣ２に対
するイネーブル信号１２及び制御信号１０は出力されず
、スイッチ７はオフしている。また、ＣＰＵＩに対する
イネーブル信号１１によってスイッチ８ａがオンし、Ｃ
ＰＵＩからのクリア信号１４がＶＤＴ４のクリア入力１
６に接続される。また、クロック入力は、ＶＤＴ４に常
に入力されている。
スコントローラ３は従来同様、イネーブル信号１１を出
力してＣＰＵＩを動作させるとともに、制御信号９を出
力してスイッチ６をオンする。この時、ＤＭＡＣ２に対
するイネーブル信号１２及び制御信号１０は出力されず
、スイッチ７はオフしている。また、ＣＰＵＩに対する
イネーブル信号１１によってスイッチ８ａがオンし、Ｃ
ＰＵＩからのクリア信号１４がＶＤＴ４のクリア入力１
６に接続される。また、クロック入力は、ＶＤＴ４に常
に入力されている。
この状態は、ＣＰＵＩが動作している状態である。ＶＤ
Ｔ４の動作は、従来例と同様であるので説明は省略する
。
Ｔ４の動作は、従来例と同様であるので説明は省略する
。
次に、ＤＭＡ要求１３が入ると、バスコントローラ３は
従来と同様に、ＣＰＵＩに対するイネーブル信号１１及
び制御信号９の出力をやめ、ＤＭＡＣ２に対するイネー
ブル信号１２及び制御信号１０を出力する。イネーブル
信号１２はＤＭＡＣ２を動作状態にし、制御信号１０は
スイッチ７をオンし、データバス５をＤＭＡＣＺ側に接
続する。この時、イネーブル信号１１によりスイッチ８
ａはオフし、スイッチ８ｂがオンするので、ＶＤＴ４の
クリア人力１６はＤＭＡＣ２からのクリア信号１７に接
続される。ＤＭＡＣ２には、転送したデータ量をカウン
トするための転送カウンタ２ａがあり、この転送カウン
タ２ａのいずれかのビットデータをクリア信号１７とし
て使用する。下位側ビットを使えばパルスの周期が短く
なり、上位側ビットを使えば長くなるが、出来るだけＣ
ＰＵＩが出力するクリア信号１４の周期と合うものを選
ぶとよい。これにより、正常にＤＭＡ転送が行われ、転
送カウンタ２ａが動作していれば、一定周期毎にＶＤＴ
４はクリアされる。もし、ＤＭＡＣ２が暴走し、転送カ
ウンタ２ａが停止していたり、異常な動作をしていれば
、クリア信号１７が出すにＶＤＴ４からリセット信号１
５が出力され、ＤＭＡＣ２及びＣＰＵＩ。
従来と同様に、ＣＰＵＩに対するイネーブル信号１１及
び制御信号９の出力をやめ、ＤＭＡＣ２に対するイネー
ブル信号１２及び制御信号１０を出力する。イネーブル
信号１２はＤＭＡＣ２を動作状態にし、制御信号１０は
スイッチ７をオンし、データバス５をＤＭＡＣＺ側に接
続する。この時、イネーブル信号１１によりスイッチ８
ａはオフし、スイッチ８ｂがオンするので、ＶＤＴ４の
クリア人力１６はＤＭＡＣ２からのクリア信号１７に接
続される。ＤＭＡＣ２には、転送したデータ量をカウン
トするための転送カウンタ２ａがあり、この転送カウン
タ２ａのいずれかのビットデータをクリア信号１７とし
て使用する。下位側ビットを使えばパルスの周期が短く
なり、上位側ビットを使えば長くなるが、出来るだけＣ
ＰＵＩが出力するクリア信号１４の周期と合うものを選
ぶとよい。これにより、正常にＤＭＡ転送が行われ、転
送カウンタ２ａが動作していれば、一定周期毎にＶＤＴ
４はクリアされる。もし、ＤＭＡＣ２が暴走し、転送カ
ウンタ２ａが停止していたり、異常な動作をしていれば
、クリア信号１７が出すにＶＤＴ４からリセット信号１
５が出力され、ＤＭＡＣ２及びＣＰＵＩ。
パスコン１ヘローラ３にリセットがかかる。
以上のように、本実施例によれば、１チツプマイクロコ
ンピユータの構成要素をほとんど増やすことなく、ＤＭ
ＡＣ２の動作中にもＷＤＴ４を動作させることができ、
システム全体を監視することができるので、小型かつ安
価で信頼性の高いものが得られる。
ンピユータの構成要素をほとんど増やすことなく、ＤＭ
ＡＣ２の動作中にもＷＤＴ４を動作させることができ、
システム全体を監視することができるので、小型かつ安
価で信頼性の高いものが得られる。
なお、上記実施例では、信号接続手段としてスイッチ８
ａ、８ｂを用いたものについて示したが、本願はこれに
限定されるものではなく１例えば第２図に示すように、
ＣＰＵ１からのクリア信号１４とＤＭＡＣ２からのクリ
ア信号１７とを入力し、それらの論理和出力をＷＤ Ｔ
４のクリア入力１６とするＯＲ回路１８を用いることも
できる。
ａ、８ｂを用いたものについて示したが、本願はこれに
限定されるものではなく１例えば第２図に示すように、
ＣＰＵ１からのクリア信号１４とＤＭＡＣ２からのクリ
ア信号１７とを入力し、それらの論理和出力をＷＤ Ｔ
４のクリア入力１６とするＯＲ回路１８を用いることも
できる。
また、上記実施例では、信号発生手段としてＤＭＡＣ２
内の転送カウンタ２ａを用いたものについて示したが、
本願はこれに限定されず、ＤＭＡＣ２の正常動作中にパ
ルス信号を適当な周期で発生するものがあればこれを利
用することができ、更に新たにロジックを組むことによ
り相当のものを実現することも可能である。
内の転送カウンタ２ａを用いたものについて示したが、
本願はこれに限定されず、ＤＭＡＣ２の正常動作中にパ
ルス信号を適当な周期で発生するものがあればこれを利
用することができ、更に新たにロジックを組むことによ
り相当のものを実現することも可能である。
また、上記実施例では、暴走監視手段としてＷＤＴ４を
用いたものに本願を適用した例を示したが、他の暴走監
視手段を用いたものにも適用可能である。
用いたものに本願を適用した例を示したが、他の暴走監
視手段を用いたものにも適用可能である。
［発明の効果］
以上のように、この発明によれば、ＤＭＡＣが正常動作
中に一定期間毎にパルス信号を発生する信号発生手段を
有するとともに、ＣＰＵからのパルス信号と信号発生手
段からの上記パルス４３号とを暴走監視手段の監視入力
に接続する信号接続手段を備えたので、ＤＭＡ転送中で
もＣＰＵの暴走監視手段を有効に利用し、ＣＰＵのみな
らずＤＭＡＣの暴走も検知して対処できるマイクロコン
ピュータが得られる。
中に一定期間毎にパルス信号を発生する信号発生手段を
有するとともに、ＣＰＵからのパルス信号と信号発生手
段からの上記パルス４３号とを暴走監視手段の監視入力
に接続する信号接続手段を備えたので、ＤＭＡ転送中で
もＣＰＵの暴走監視手段を有効に利用し、ＣＰＵのみな
らずＤＭＡＣの暴走も検知して対処できるマイクロコン
ピュータが得られる。
また、信号発生手段として、ＤＭＡＣ内にある転送カウ
ンタを用いることにより、更に簡単な構成で実現でき、
高信頼性と安価、小型化が同時に要求されるマイクロコ
ンピュータ、特に１チツプマイクロコンピユータに有効
である。
ンタを用いることにより、更に簡単な構成で実現でき、
高信頼性と安価、小型化が同時に要求されるマイクロコ
ンピュータ、特に１チツプマイクロコンピユータに有効
である。
第１図はこの発明の一実施例によるマイクロコンピュー
タを示すブロック構成図、第２図はこの発明の他の実施
例によるマイクロコンピュータを示すブロック構成図、
第３図は従来のマイクロコンピュータを示すブロック構
成図である。 １はｃｐｕ （中央処理装置）、２はＤＭＡＣ（ダイレ
クト・メモリ・アクセス制御装置）、２ａは転送カウン
タ（信号発生手段）、３はバスコントローラ、４はＷＤ
Ｔ （暴走監視手段）、５はデータバス、６，７はスイ
ッチ、８ａ、８ｂはスイッチ（信号接続手段）、９．１
０は制御信号、１１．１２はイネーブル信号、１３はＤ
ＭＡ要求、１４．１７はクリア信号（パルス信号）。 １５はリセット信号、１６はクリア入力（監視入力）、
１８はＯＲ回路（信号接続手段）。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 弁理士 宮 園 純 − 第１ 図 第２ 図 第３ 図
タを示すブロック構成図、第２図はこの発明の他の実施
例によるマイクロコンピュータを示すブロック構成図、
第３図は従来のマイクロコンピュータを示すブロック構
成図である。 １はｃｐｕ （中央処理装置）、２はＤＭＡＣ（ダイレ
クト・メモリ・アクセス制御装置）、２ａは転送カウン
タ（信号発生手段）、３はバスコントローラ、４はＷＤ
Ｔ （暴走監視手段）、５はデータバス、６，７はスイ
ッチ、８ａ、８ｂはスイッチ（信号接続手段）、９．１
０は制御信号、１１．１２はイネーブル信号、１３はＤ
ＭＡ要求、１４．１７はクリア信号（パルス信号）。 １５はリセット信号、１６はクリア入力（監視入力）、
１８はＯＲ回路（信号接続手段）。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 弁理士 宮 園 純 − 第１ 図 第２ 図 第３ 図
Claims (2)
- （１）中央処理装置とその暴走を監視する暴走監視手段
を有するとともに、ダイレクト・メモリ・アクセス制御
装置を備え、暴走監視手段は、中央処理装置が正常動作
中に一定期間毎に出力するパルス信号を監視し、当該信
号に基づき暴走を検知すると中央処理装置及びダイレク
ト・メモリ・アクセス制御装置にリセットをかけるよう
にしたマイクロコンピュータにおいて、 ダイレクト・メモリ・アクセス制御装置が正常動作中に
一定期間毎にパルス信号を発生する信号発生手段を有す
るとともに、中央処理装置からの上記パルス信号と信号
発生手段からの上記パルス信号とを暴走監視手段の監視
入力に接続する信号接続手段を備えたことを特徴とする
マイクロコンピュータ。 - （２）信号発生手段として、ダイレクト・メモリ・アク
セス制御装置が本来有する転送カウンタを用いたことを
特徴とする請求項１記載のマイクロコンピュータ
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243205A JPH0823834B2 (ja) | 1990-09-13 | 1990-09-13 | マイクロコンピュータ |
| DE19914112731 DE4112731A1 (de) | 1990-09-13 | 1991-04-18 | Mikrocomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243205A JPH0823834B2 (ja) | 1990-09-13 | 1990-09-13 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123145A true JPH04123145A (ja) | 1992-04-23 |
| JPH0823834B2 JPH0823834B2 (ja) | 1996-03-06 |
Family
ID=17100396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243205A Expired - Lifetime JPH0823834B2 (ja) | 1990-09-13 | 1990-09-13 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0823834B2 (ja) |
| DE (1) | DE4112731A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011008413A (ja) * | 2009-06-24 | 2011-01-13 | Fujitsu Semiconductor Ltd | 処理装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07168741A (ja) * | 1993-12-15 | 1995-07-04 | Toshiba Corp | ウォッチドッグタイマ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3329956C2 (de) * | 1983-08-19 | 1985-06-20 | Krohne Meßtechnik GmbH & Co KG, 4100 Duisburg | Schaltungsanordnung zur Kopplung von Single-Chip-Mikroprozessoren |
-
1990
- 1990-09-13 JP JP2243205A patent/JPH0823834B2/ja not_active Expired - Lifetime
-
1991
- 1991-04-18 DE DE19914112731 patent/DE4112731A1/de active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011008413A (ja) * | 2009-06-24 | 2011-01-13 | Fujitsu Semiconductor Ltd | 処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4112731A1 (de) | 1992-03-19 |
| DE4112731C2 (ja) | 1992-12-10 |
| JPH0823834B2 (ja) | 1996-03-06 |
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