JP2870837B2 - 中央演算処理装置の調停回路 - Google Patents
中央演算処理装置の調停回路Info
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- JP2870837B2 JP2870837B2 JP1217523A JP21752389A JP2870837B2 JP 2870837 B2 JP2870837 B2 JP 2870837B2 JP 1217523 A JP1217523 A JP 1217523A JP 21752389 A JP21752389 A JP 21752389A JP 2870837 B2 JP2870837 B2 JP 2870837B2
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- Japan
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- signal
- processing unit
- central processing
- circuit
- response signal
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、中央演算処理装置が異常停止したときに、
ホールド信号に応答するためのホールド応答信号を発生
する中央演算処理装置の調停回路に関する。
ホールド信号に応答するためのホールド応答信号を発生
する中央演算処理装置の調停回路に関する。
［従来技術］ 従来から、中央演算処理装置（CPU）は各種の電子機
器に用いられている。その一例としてプログラマブル・
コントローラのシステム構成を第２図に示す。
器に用いられている。その一例としてプログラマブル・
コントローラのシステム構成を第２図に示す。
第２図において、機器を制御するプロセッサ本体１に
直結入出力（I/O）インターフェース３およびシリアル
伝送ライン２を介してリモートI/O4が接続されている。
プロセッサ本体１から送信される動作指示信号が上記イ
ンターフェースにより制御対象機器に転送される。この
ようなインターフェース3,4内にはCPUが用いられ、情報
信号の転送に関わる制御処理を行っている。
直結入出力（I/O）インターフェース３およびシリアル
伝送ライン２を介してリモートI/O4が接続されている。
プロセッサ本体１から送信される動作指示信号が上記イ
ンターフェースにより制御対象機器に転送される。この
ようなインターフェース3,4内にはCPUが用いられ、情報
信号の転送に関わる制御処理を行っている。
第３図は直結I/O3の部分的な回路構成を示す。
第３図において、直結バス５を介して、制御対象機器
に送信する情報信号がCPU8によりスタティックランダム
アクセスメモリ（RAM）10に書きこまれる。CPU8は、直
結I/Oバスインターフェース６のホールド（HOLD）要求
信号を受信すると、ホールド応答（HLDA）信号を直結I/
Oバスインターフェース６に送信した後、停止状態とな
る。
に送信する情報信号がCPU8によりスタティックランダム
アクセスメモリ（RAM）10に書きこまれる。CPU8は、直
結I/Oバスインターフェース６のホールド（HOLD）要求
信号を受信すると、ホールド応答（HLDA）信号を直結I/
Oバスインターフェース６に送信した後、停止状態とな
る。
次に、直結I/Oバスインターフェース６によりスタテ
ィックRAM10から情報信号が読出されて、直結バス５に
出力される。
ィックRAM10から情報信号が読出されて、直結バス５に
出力される。
また、CPU8から定期的に出力されるタイマリセット信
号の発生周期を計時することによりCPU8が正常であるこ
とを確認するウォッチドッグタイマ回路11が設置されて
いる。CPU8が暴走したときにはウォッチドッグタイマ回
路11は上記タイマリセット信号が発生されないことを検
出し、CPU8にリセット信号を供給することによりCPU8を
リセット状態に設定する。
号の発生周期を計時することによりCPU8が正常であるこ
とを確認するウォッチドッグタイマ回路11が設置されて
いる。CPU8が暴走したときにはウォッチドッグタイマ回
路11は上記タイマリセット信号が発生されないことを検
出し、CPU8にリセット信号を供給することによりCPU8を
リセット状態に設定する。
［発明が解決しようとする課題］ しかしながら、従来のこの種の中央演算処理装置は、
異常が生じ、ウォッチドッグタイマ回路11のリセット回
路12によりリセットされた場合、上述のHOLD信号を直結
I/Oバスインターフェース６から受信してもHLDA信号を
応答送信することができない。その結果、直結I/Oバス
インターフェース６はスタティックRAM10から情報信号
を読出せる状態にあるにもかかわらず、直結I/Oバスイ
ンターフェース６が誤動作をするという不具合が従来の
中央演算処理装置にはあった。
異常が生じ、ウォッチドッグタイマ回路11のリセット回
路12によりリセットされた場合、上述のHOLD信号を直結
I/Oバスインターフェース６から受信してもHLDA信号を
応答送信することができない。その結果、直結I/Oバス
インターフェース６はスタティックRAM10から情報信号
を読出せる状態にあるにもかかわらず、直結I/Oバスイ
ンターフェース６が誤動作をするという不具合が従来の
中央演算処理装置にはあった。
このような不具合を解消するために、第４図に示すよ
うに、スタティックRAM10の代わりにデュアルポートRAM
22を用いて、CPU21および直結I/Oバスインターフェース
６のそれぞれから独自に情報信号の読み書きを可能とし
た装置も提案されているが、現時点ではデュアルポート
メモリ22は高価であり、動作速度も遅いため、情報信号
の高速転送処理には不向きである。
うに、スタティックRAM10の代わりにデュアルポートRAM
22を用いて、CPU21および直結I/Oバスインターフェース
６のそれぞれから独自に情報信号の読み書きを可能とし
た装置も提案されているが、現時点ではデュアルポート
メモリ22は高価であり、動作速度も遅いため、情報信号
の高速転送処理には不向きである。
そこで、本発明の目的は、上述の点に鑑みて、従来の
中央演算処理装置の構成を変えることなく、中央演算処
理装置が異常停止した場合は中央演算処理装置に代りHL
DA（ホールド応答）信号を発生することが可能な中央演
算処理装置の調停回路を提供することにある。
中央演算処理装置の構成を変えることなく、中央演算処
理装置が異常停止した場合は中央演算処理装置に代りHL
DA（ホールド応答）信号を発生することが可能な中央演
算処理装置の調停回路を提供することにある。
［課題を解決するための手段］ このような目的を達成するために、本発明は、外部装
置からホールド信号を受信し、次に当該ホールド信号に
対する第１応答信号を前記外部装置に送信した後に動作
停止状態となる中央演算処理装置のための調停回路であ
って、前記第１応答信号に代わる第２応答信号を発生す
る応答信号発生手段と、前記中央演算処理装置がリセッ
ト状態にあるか否かを示すリセット信号を入力し、前記
中央演算処理装置がリセット状態にあることを前記リセ
ット信号が示しているときには前記応答信号発生手段に
より発生された第２信号を前記第１応答信号として前記
外部装置に選択出力し、前記中央演算処理装置がリセッ
ト状態にないことを前記リセット信号が示しているとき
には前記中央演算処理装置の発生した第１応答信号を前
記外部装置に選択出力する信号選択手段と を具えたことを特徴とする。
置からホールド信号を受信し、次に当該ホールド信号に
対する第１応答信号を前記外部装置に送信した後に動作
停止状態となる中央演算処理装置のための調停回路であ
って、前記第１応答信号に代わる第２応答信号を発生す
る応答信号発生手段と、前記中央演算処理装置がリセッ
ト状態にあるか否かを示すリセット信号を入力し、前記
中央演算処理装置がリセット状態にあることを前記リセ
ット信号が示しているときには前記応答信号発生手段に
より発生された第２信号を前記第１応答信号として前記
外部装置に選択出力し、前記中央演算処理装置がリセッ
ト状態にないことを前記リセット信号が示しているとき
には前記中央演算処理装置の発生した第１応答信号を前
記外部装置に選択出力する信号選択手段と を具えたことを特徴とする。
［作 用］ 本発明では、たとえば中央演算処理装置に常設される
異常検出回路等からリセット信号を入力し、このリセッ
ト信号に基き、中央演算処理装置がリセット状態にある
か否かを信号選択手段が検出する。その検出結果に応じ
て、信号選択手段が調停回路内で応答信号発生手段によ
り発生された第２応答信号と正常動作時に中央演算処理
装置に発生された第１応答信号とを選択出力する。
異常検出回路等からリセット信号を入力し、このリセッ
ト信号に基き、中央演算処理装置がリセット状態にある
か否かを信号選択手段が検出する。その検出結果に応じ
て、信号選択手段が調停回路内で応答信号発生手段によ
り発生された第２応答信号と正常動作時に中央演算処理
装置に発生された第１応答信号とを選択出力する。
さらにまた、応答信号発生手段は外部装置から受信し
たホールド信号を使用して第２応答信号を作成するの
で、応答の信号の発生のための回路構成を簡素化するこ
とができる。
たホールド信号を使用して第２応答信号を作成するの
で、応答の信号の発生のための回路構成を簡素化するこ
とができる。
［実施例］ 以下、本発明の実施例を図面を参照して詳細に説明す
る。
る。
第１図はプログラマブルコントローラの直結インター
フェースに本発明を適用した実施例の回路構成を示す。
フェースに本発明を適用した実施例の回路構成を示す。
第１図において、第３図に示す従来例と同様の箇所に
は同一の符号を付し、その詳細な説明を省略する。
は同一の符号を付し、その詳細な説明を省略する。
第１図において、一点鎖線ブロック21が本発明に関わ
る調停回路を示す。調停回路21内のアンド回路23にウォ
ッチドッグタイマ回路11からのリセット信号が入力され
る。一方、アンド回路23には直結I/Oバスインターフェ
ース６からのHOLD信号を入力される。この入力のための
信号線24が応答信号発生手段として動作する。
る調停回路を示す。調停回路21内のアンド回路23にウォ
ッチドッグタイマ回路11からのリセット信号が入力され
る。一方、アンド回路23には直結I/Oバスインターフェ
ース６からのHOLD信号を入力される。この入力のための
信号線24が応答信号発生手段として動作する。
HOLD信号およびリセット信号のアンド出力がオア回路
22の入力となる。オア回路22にはCPU8からのHLDA信号が
入力され、CPU8のHLDA信号およびアンド回路23の出力信
号の少なくともいずれか一方がオア回路22から直結I/O
バスインターフェース６に出力される。オア回路22およ
びアンド回路23が信号選択手段として動作する。
22の入力となる。オア回路22にはCPU8からのHLDA信号が
入力され、CPU8のHLDA信号およびアンド回路23の出力信
号の少なくともいずれか一方がオア回路22から直結I/O
バスインターフェース６に出力される。オア回路22およ
びアンド回路23が信号選択手段として動作する。
このような調停回路21の動作を次に説明する。
CPU8が正常に動作しているときは、リセット信号のレ
ベルはオフである、したがって、アンド回路23のゲート
は閉となる。このような状態で直結I/Oバスインターフ
ェース６からオンのHOLD信号が送信されると、CPU8では
このHOLD信号を受信し、HLDA信号をオア回路22を介して
直結I/Oバスインターフェース６に応答送信する。この
とき、HOLD信号はアンド回路23にも入力されるが、アン
ド回路23はゲートが閉となっているので、アンド回路23
の出力信号レベルはオフを維持する。
ベルはオフである、したがって、アンド回路23のゲート
は閉となる。このような状態で直結I/Oバスインターフ
ェース６からオンのHOLD信号が送信されると、CPU8では
このHOLD信号を受信し、HLDA信号をオア回路22を介して
直結I/Oバスインターフェース６に応答送信する。この
とき、HOLD信号はアンド回路23にも入力されるが、アン
ド回路23はゲートが閉となっているので、アンド回路23
の出力信号レベルはオフを維持する。
CPU8に異常が生じ、ウォッチドッグタイマ回路11によ
りリセットされた場合、リセット信号のレベルはオンに
保持されているので、アンド回路23のゲートは開とな
る。このため、直結I/Oバスインターフェース６によりH
OLD信号が発生された場合、オンのHOLD信号がアンド回
路23→オア回路22→直結I/OバスインターフェースのHLD
A端子の順で転送される。この結果、直結I/Oバスインタ
ーフェース６はスタティックRAM10に対する情報信号の
書き込み読み出しが可能となる。また、このとき、CPU8
はリセット状態となっているので、直結I/O内CPUバス７
が混信することはない。
りリセットされた場合、リセット信号のレベルはオンに
保持されているので、アンド回路23のゲートは開とな
る。このため、直結I/Oバスインターフェース６によりH
OLD信号が発生された場合、オンのHOLD信号がアンド回
路23→オア回路22→直結I/OバスインターフェースのHLD
A端子の順で転送される。この結果、直結I/Oバスインタ
ーフェース６はスタティックRAM10に対する情報信号の
書き込み読み出しが可能となる。また、このとき、CPU8
はリセット状態となっているので、直結I/O内CPUバス７
が混信することはない。
本実施例では調停回路21をインターフェースの情報転
送処理を行うCPUに適用する例を示したが、次の機器に
も適用することが可能である。すなわち、たとえばCPU
とダイレクトメモリアクセス（DMA）コントローラとに
より交互に共有バスを使用するシステム機器、複数のプ
ロセッサ間で情報を授受したり、交互に動作を行うシス
テム機器等に本発明を適用することができる。
送処理を行うCPUに適用する例を示したが、次の機器に
も適用することが可能である。すなわち、たとえばCPU
とダイレクトメモリアクセス（DMA）コントローラとに
より交互に共有バスを使用するシステム機器、複数のプ
ロセッサ間で情報を授受したり、交互に動作を行うシス
テム機器等に本発明を適用することができる。
［発明の効果］ 以上説明したように、本発明では、中央演算処理装置
が異常停止したときでもホールド信号に対する応答信号
を発生できるので、中央演算処理装置を接続する外部装
置の処理動作を続行させ、誤動作を防止することができ
るという効果が得られる。さらには、調停回路の構成が
簡素化され、従来の中央演算処理装置の回路構成を変更
する必要がないので、装置全体を廉価に製造できるとい
う効果も得られる。
が異常停止したときでもホールド信号に対する応答信号
を発生できるので、中央演算処理装置を接続する外部装
置の処理動作を続行させ、誤動作を防止することができ
るという効果が得られる。さらには、調停回路の構成が
簡素化され、従来の中央演算処理装置の回路構成を変更
する必要がないので、装置全体を廉価に製造できるとい
う効果も得られる。
第１図は本発明実施例の回路構成を示すブロック図、 第２図は従来プログラマブルコントローラのシステム構
成の一例を示すブロック図、 第３図および第４図は従来のインターフェースの部分的
な回路構成を示すブロック図である。 １……プロセッサ本体、 ２……シリアル伝送ライン、 ４……リモートI/O、 ５……直結バス、 ６……直結I/Oバスインターフェース、 ７……直結I/O内CPUバス、 8,21……CPU、 10……スタティックランダムアクセスメモリ（RAM）、 11……ウォッチドッグタイマ回路、 12……リセット回路、 21……調停回路、 22……オア回路、 23……アンド回路。
成の一例を示すブロック図、 第３図および第４図は従来のインターフェースの部分的
な回路構成を示すブロック図である。 １……プロセッサ本体、 ２……シリアル伝送ライン、 ４……リモートI/O、 ５……直結バス、 ６……直結I/Oバスインターフェース、 ７……直結I/O内CPUバス、 8,21……CPU、 10……スタティックランダムアクセスメモリ（RAM）、 11……ウォッチドッグタイマ回路、 12……リセット回路、 21……調停回路、 22……オア回路、 23……アンド回路。
Claims (2)
- 【請求項１】外部装置からホールド信号を受信し、次に
当該ホールド信号に対する第１応答信号を前記外部装置
に送信した後に動作停止状態となる中央演算処理装置の
ための調停回路であって、 前記第１応答信号に代わる第２応答信号を発生する応答
信号発生手段と、 前記中央演算処理装置がリセット状態にあるか否かを示
すリセット信号を入力し、前記中央演算処理装置がリセ
ット状態にあることを前記リセット信号が示していると
きには前記応答信号発生手段により発生された第２信号
を前記第１応答信号として前記外部装置に選択出力し、
前記中央演算処理装置がリセット状態にないことを前記
リセット信号が示しているときには前記中央演算処理装
置の発生した第１応答信号を前記外部装置に選択出力す
る信号選択手段と を具えたことを特徴とする中央演算処理装置の調停回
路。 - 【請求項２】前記応答信号発生手段は前記ホールド信号
を受信し、当該受信したホールド信号を前記第２応答信
号とすることを特徴とする請求項１に記載の中央演算処
理装置の調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217523A JP2870837B2 (ja) | 1989-08-25 | 1989-08-25 | 中央演算処理装置の調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217523A JP2870837B2 (ja) | 1989-08-25 | 1989-08-25 | 中央演算処理装置の調停回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0381857A JPH0381857A (ja) | 1991-04-08 |
| JP2870837B2 true JP2870837B2 (ja) | 1999-03-17 |
Family
ID=16705576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1217523A Expired - Lifetime JP2870837B2 (ja) | 1989-08-25 | 1989-08-25 | 中央演算処理装置の調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870837B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS535098B2 (ja) * | 1972-11-22 | 1978-02-23 | ||
| JPS61213960A (ja) * | 1985-03-18 | 1986-09-22 | Nitsuko Ltd | Ｃｐｕ間データ伝送装置 |
| JPS62150454A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Cable Ltd | ダイレクトメモリアクセスシステム |
| JPS62281044A (ja) * | 1986-05-30 | 1987-12-05 | Nec Corp | デ−タ転送処理装置 |
-
1989
- 1989-08-25 JP JP1217523A patent/JP2870837B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0381857A (ja) | 1991-04-08 |
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