JPH046030B2 - - Google Patents
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- JPH046030B2 JPH046030B2 JP56072645A JP7264581A JPH046030B2 JP H046030 B2 JPH046030 B2 JP H046030B2 JP 56072645 A JP56072645 A JP 56072645A JP 7264581 A JP7264581 A JP 7264581A JP H046030 B2 JPH046030 B2 JP H046030B2
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- Japan
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- data
- circuit
- central processing
- bus
- address
- Prior art date
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Microcomputers (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
本発明は複数のCPU（中央処理回路）を用いた
マイクロコンピユータに関する。
マイクロコンピユータに関する。
例えばVTRのサーボ制御をマイクロコンピユ
ータを用いて行う場合に、制御を行うためのデー
タは例えば1/8Ｖ（垂直期間）に１回あるいは1V
に１回のように間欠に取り出される。このレート
を基準にして、１つのマイクロコンピユータでデ
ータの変化量等を検出（これは、現データと前デ
ータとの差をとつて速度データを形成すること、
あるいはスイツチ等のON、OFFデータの不安定
な変化と確実な変化を判別し、確実な変化があつ
た時のみスイツチデータとして形成すること等を
意味する）し、検出結果を演算し、この演算結果
に応じた制御を行うようにすると、１つのデータ
を検出して制御を行うまでに極めて多くの時間が
必要になつて処理能力が低下してしまう。またこ
のような処理をマイクロコンピユータで時分割等
で並列に行おうとすると、動作プログラムが極め
て複雑になつてしまう。
ータを用いて行う場合に、制御を行うためのデー
タは例えば1/8Ｖ（垂直期間）に１回あるいは1V
に１回のように間欠に取り出される。このレート
を基準にして、１つのマイクロコンピユータでデ
ータの変化量等を検出（これは、現データと前デ
ータとの差をとつて速度データを形成すること、
あるいはスイツチ等のON、OFFデータの不安定
な変化と確実な変化を判別し、確実な変化があつ
た時のみスイツチデータとして形成すること等を
意味する）し、検出結果を演算し、この演算結果
に応じた制御を行うようにすると、１つのデータ
を検出して制御を行うまでに極めて多くの時間が
必要になつて処理能力が低下してしまう。またこ
のような処理をマイクロコンピユータで時分割等
で並列に行おうとすると、動作プログラムが極め
て複雑になつてしまう。
本発明はこのような点にかんがみ、複数の
CPUを用いて簡単なプログラムで高速の処理が
行えるようにしたものである。また複数のCPU
の内の一つが不良になつたときに、他のCPUに
て容易にバツクアツプができるようにしたもので
ある。さらに複数のCPU間のデータの転送を高
速且つ良好に行えるようにしたものである。
CPUを用いて簡単なプログラムで高速の処理が
行えるようにしたものである。また複数のCPU
の内の一つが不良になつたときに、他のCPUに
て容易にバツクアツプができるようにしたもので
ある。さらに複数のCPU間のデータの転送を高
速且つ良好に行えるようにしたものである。
以下図面を参照しながら本発明の一実施例につ
いて説明しよう。なお以下の説明はＺ−80と呼ば
れるCPUについて行う。
いて説明しよう。なお以下の説明はＺ−80と呼ば
れるCPUについて行う。
すなわち第１図において、第１及び第２の
CPU１，２が設けられる。これらのCPU１，２
にクロツク発振器、リセツト回路等の回路３が共
通に接続される。またこの第１のCPU１のバス
ライン１０にリードオンリーメモリ１１、ランダ
ムアクセスメモリ１２、IOポート１３等が接続
されると共に、このバスライン１０がスイツチ４
に接続される。さらに第２のCPU２のバスライ
ン２０がスイツチ４に接続され、このスイツチ４
からのバスライン２０′にリードオンリーメモリ
２１、ランダムアクセスメモリ２２、IOポート
２３が接続されると共に、さらに外部のデータ源
あるいは制御対象とを結ぶIOポート２４ａ，２
４ｂ……が接続される。さらにバスライン１０に
制御回路１４が接続され、この制御回路１４から
の信号によりスイツチ４が切換られる。なおこの
制御回路１４は例えば後述する所定のアドレスに
よつて制御が行われる。またIOポート１３，２
３間が接続される。
CPU１，２が設けられる。これらのCPU１，２
にクロツク発振器、リセツト回路等の回路３が共
通に接続される。またこの第１のCPU１のバス
ライン１０にリードオンリーメモリ１１、ランダ
ムアクセスメモリ１２、IOポート１３等が接続
されると共に、このバスライン１０がスイツチ４
に接続される。さらに第２のCPU２のバスライ
ン２０がスイツチ４に接続され、このスイツチ４
からのバスライン２０′にリードオンリーメモリ
２１、ランダムアクセスメモリ２２、IOポート
２３が接続されると共に、さらに外部のデータ源
あるいは制御対象とを結ぶIOポート２４ａ，２
４ｂ……が接続される。さらにバスライン１０に
制御回路１４が接続され、この制御回路１４から
の信号によりスイツチ４が切換られる。なおこの
制御回路１４は例えば後述する所定のアドレスに
よつて制御が行われる。またIOポート１３，２
３間が接続される。
さらにこの回路において、CPU１，２のアド
レスの割当を第２図のように行う。すなわち図に
おいて、装置全体のアドレスを例えば「0000」か
ら「FFFF」とした場合に、CPU１のアドレスを
「0000」から「3FFF」及び「8000」から
「FFFF」とすると共に、CPU２のアドレスを
「0000」から「00FF」及び「4100」から
「7FFFF」とする。なおＺ−80において、「0000」
から「00FF」まではイニシヤルセツト用のプロ
グラムが入つている。さらにCPU１のデータ転
送用のランダムアクセスメモリエリアのアドレス
を「2E00」から「2FFF」とすると共に、CPU２
のデータ転送用のランダムアクセスメモリエリア
のアドレスを「6E00」から「6FFF」とする。
レスの割当を第２図のように行う。すなわち図に
おいて、装置全体のアドレスを例えば「0000」か
ら「FFFF」とした場合に、CPU１のアドレスを
「0000」から「3FFF」及び「8000」から
「FFFF」とすると共に、CPU２のアドレスを
「0000」から「00FF」及び「4100」から
「7FFFF」とする。なおＺ−80において、「0000」
から「00FF」まではイニシヤルセツト用のプロ
グラムが入つている。さらにCPU１のデータ転
送用のランダムアクセスメモリエリアのアドレス
を「2E00」から「2FFF」とすると共に、CPU２
のデータ転送用のランダムアクセスメモリエリア
のアドレスを「6E00」から「6FFF」とする。
この回路において、通常時なスイツチ４は
CPU２側に接続されており、CPU２においては、
IOポート２４ａ等を通してデータを取り込み、
この入力データについて前述の変化量等の検出処
理が行われ、検出されたデータをCPU１にて処
理するのに適したデータに整え、このデータをラ
ンダムアクセスメモリ２２に記憶させる処理、ラ
ンダムアクセスメモリ２２に記憶されたCPU１
にて処理剤のデータを読み出し、これを制御対象
に適したデータに変換して出力データを形成する
処理、この出力データをIOポート２４ａ等を介
して出力し、制御対象を制御する処理（制御処
理）等を行つている。尚、CPU２がIOポート２
４ａから読み取つたデータからランダムアクセス
メモリ２２に書き込むデータを形成するなどの処
理、およびランダムアクセスメモリ２２から読み
出したデータから出力データを形成するまでの処
理は変換処理と称される。一方CPU１において
はランダムアクセスメモリ１２に記憶されたデー
タに基づいて必要な演算処理が行われ、この処理
結果のデータがランダムアクセスメモリ１２に記
憶されている。
CPU２側に接続されており、CPU２においては、
IOポート２４ａ等を通してデータを取り込み、
この入力データについて前述の変化量等の検出処
理が行われ、検出されたデータをCPU１にて処
理するのに適したデータに整え、このデータをラ
ンダムアクセスメモリ２２に記憶させる処理、ラ
ンダムアクセスメモリ２２に記憶されたCPU１
にて処理剤のデータを読み出し、これを制御対象
に適したデータに変換して出力データを形成する
処理、この出力データをIOポート２４ａ等を介
して出力し、制御対象を制御する処理（制御処
理）等を行つている。尚、CPU２がIOポート２
４ａから読み取つたデータからランダムアクセス
メモリ２２に書き込むデータを形成するなどの処
理、およびランダムアクセスメモリ２２から読み
出したデータから出力データを形成するまでの処
理は変換処理と称される。一方CPU１において
はランダムアクセスメモリ１２に記憶されたデー
タに基づいて必要な演算処理が行われ、この処理
結果のデータがランダムアクセスメモリ１２に記
憶されている。
さらにCPU１にて「2E00」〜「2FFF」のアド
レスが指定されると、制御回路１４によつてスイ
ツチ４が切換られ、ランダムアクセスメモリ１
２，２２間でデータの転送が行われる。そしてデ
ータの転送が終了されると、スイツチ４が図示の
位置に復帰され、上述の演算処理及び変換処理と
制御処理が行われる。
レスが指定されると、制御回路１４によつてスイ
ツチ４が切換られ、ランダムアクセスメモリ１
２，２２間でデータの転送が行われる。そしてデ
ータの転送が終了されると、スイツチ４が図示の
位置に復帰され、上述の演算処理及び変換処理と
制御処理が行われる。
また通常時において、IOポート１３，２３を
通じてCPU１，２の動作が相互に監視される。
そしてCPU２の動作が異常になると、CPU１に
てCPU２のバツクアツプが行われる。すなわち
CPU１にて「4100」〜「7FFF」のアドレスを指
定することにより制御回路１４にてスイツチ４が
切換られ、CPU１にてリードオンリーメモリ２
１、ランダムアクセスメモリ２２、IOポート２
４ａ等が直接制御される。またCPU１の動作が
異常になると、CPU２にて装置の停止等の信号
がIOポート２４ａ等に供給され、事故の発生が
防止される。
通じてCPU１，２の動作が相互に監視される。
そしてCPU２の動作が異常になると、CPU１に
てCPU２のバツクアツプが行われる。すなわち
CPU１にて「4100」〜「7FFF」のアドレスを指
定することにより制御回路１４にてスイツチ４が
切換られ、CPU１にてリードオンリーメモリ２
１、ランダムアクセスメモリ２２、IOポート２
４ａ等が直接制御される。またCPU１の動作が
異常になると、CPU２にて装置の停止等の信号
がIOポート２４ａ等に供給され、事故の発生が
防止される。
こうして複数のCPUによる制御が行われるわ
けであるが、本発明によればCPU２にてデータ
の変換処理及び制御処理を行い、CPU１にてデ
ータの演算処理をそれぞれ独立に行うようにした
ので、簡単な動作プログラムで高速の処理を行う
ことができる。
けであるが、本発明によればCPU２にてデータ
の変換処理及び制御処理を行い、CPU１にてデ
ータの演算処理をそれぞれ独立に行うようにした
ので、簡単な動作プログラムで高速の処理を行う
ことができる。
またCPU１，２のアドレスの割当を第２図の
ようにしたことにより、必要時にスイツチ４を切
換ると、CPU１にてCPU２のプログラム及びメ
モリを直接アクセスすることができ、CPU１に
て容易にCPU２のバツクアツプを行うことがで
きる。
ようにしたことにより、必要時にスイツチ４を切
換ると、CPU１にてCPU２のプログラム及びメ
モリを直接アクセスすることができ、CPU１に
て容易にCPU２のバツクアツプを行うことがで
きる。
さらにCPU１，２にて相互に監視を行い、
CPU２が不良のときは上述のバツクアツプを行
うと共に、CPU１が不良のときはCPU２にて装
置を停止させるようにしたので、重大な事故の発
生が未然に防止される。
CPU２が不良のときは上述のバツクアツプを行
うと共に、CPU１が不良のときはCPU２にて装
置を停止させるようにしたので、重大な事故の発
生が未然に防止される。
さらに本発明においては、CPU１，２のラン
ダムアクセスメモリのアドレスの割当を第２図の
ようにしているので、データの転送を極めて容易
且つ高速で行うことができる。
ダムアクセスメモリのアドレスの割当を第２図の
ようにしているので、データの転送を極めて容易
且つ高速で行うことができる。
すなわちCPU２のアドレスが「0000」〜
「00FF」及び「4100」〜「7FFF」のみに割当て
られているが、CPU２のアドレスデコーダ４１
においてはアドレスデータA0〜A15のうちの上位
２ビツトはデコードされないので、アドレス
「4100」〜「7FFF」のイメージが他のアドレス
に形成される。このためこれらのアドレスは、
「0000」〜「3FFF」、「4000」〜「7FFF」、
「8000」〜「BFFF」、「C000」〜「FFFF」にお
いてそれぞれ同等にアクセスすることができる。
従つてCPU２のランダムアクセスメモリのアド
レス「6E00」〜「6FFF」は「2E00」〜「2FFF」
のアドレスでもアクセスすることができる。
「00FF」及び「4100」〜「7FFF」のみに割当て
られているが、CPU２のアドレスデコーダ４１
においてはアドレスデータA0〜A15のうちの上位
２ビツトはデコードされないので、アドレス
「4100」〜「7FFF」のイメージが他のアドレス
に形成される。このためこれらのアドレスは、
「0000」〜「3FFF」、「4000」〜「7FFF」、
「8000」〜「BFFF」、「C000」〜「FFFF」にお
いてそれぞれ同等にアクセスすることができる。
従つてCPU２のランダムアクセスメモリのアド
レス「6E00」〜「6FFF」は「2E00」〜「2FFF」
のアドレスでもアクセスすることができる。
そこで上述の回路において、スイツチ４を切
換、ランダムアクセスメモリ１２，２２を直結す
ることにより、データの転送を容易且つ高速で行
うことができる。
換、ランダムアクセスメモリ１２，２２を直結す
ることにより、データの転送を容易且つ高速で行
うことができる。
さらに第３図にデータ転送のための具体的構成
例を示す。
例を示す。
図において、CPU１，２のコントロールバス
１０ｃ，２０ｃ、アドレスバス１０ａ，２０ａ、
データバス１０ｄ，２０ｄがそれぞれスイツチ４
ｃ，４ａ，４ｄを通じて接続される。またCPU
１のデータバス１０ｄに通常オンのスイツチ３０
ａが挿入されると共に、このスイツチ３０ａと
CPU１との間が通常オフのスイツチ３０ｄを通
じて接地される。
１０ｃ，２０ｃ、アドレスバス１０ａ，２０ａ、
データバス１０ｄ，２０ｄがそれぞれスイツチ４
ｃ，４ａ，４ｄを通じて接続される。またCPU
１のデータバス１０ｄに通常オンのスイツチ３０
ａが挿入されると共に、このスイツチ３０ａと
CPU１との間が通常オフのスイツチ３０ｄを通
じて接地される。
またコントロールバス１０ｃとアドレスバス１
０ａの信号が制御手段の一部を成すアドレスデコ
ーダ３１に供給され、このデコーダ３１からの信
号がそれぞれリードオンリーメモリ１１、ランダ
ムアクセスメモリ１２、IOポート１３のチツプ
セレクト端子に供給される。同様にコントロール
バス２０ｃとアドレスバス２０ａの信号がアドレ
スデコーダ４１に供給され、このデコーダ４１か
らの信号がそれぞれリードオンリーメモリ２１、
ランダムアクセスメモリ２２、IOポートのチツ
プセレクト端子に供給される。なお、アドレスデ
コーダ４１にはアドレスバス２０ａの下位の14ビ
ツトA0〜A13のみが供給される。
０ａの信号が制御手段の一部を成すアドレスデコ
ーダ３１に供給され、このデコーダ３１からの信
号がそれぞれリードオンリーメモリ１１、ランダ
ムアクセスメモリ１２、IOポート１３のチツプ
セレクト端子に供給される。同様にコントロール
バス２０ｃとアドレスバス２０ａの信号がアドレ
スデコーダ４１に供給され、このデコーダ４１か
らの信号がそれぞれリードオンリーメモリ２１、
ランダムアクセスメモリ２２、IOポートのチツ
プセレクト端子に供給される。なお、アドレスデ
コーダ４１にはアドレスバス２０ａの下位の14ビ
ツトA0〜A13のみが供給される。
さらにデコーダ３１からのデータ転送の指令信
号が、リードライトのコントロール回路３２，３
３に供給され、またアドレスバス１０ａからのア
ドレス信号がコントロール回路３２，３３に供給
される。そしてコントロール回路３２からの信号
がランダムアクセスメモリ１２のリードライトの
コントロール端子に供給されると共に、コントロ
ール回路３３からの信号がコントロールバス１０
ｃに供給される。
号が、リードライトのコントロール回路３２，３
３に供給され、またアドレスバス１０ａからのア
ドレス信号がコントロール回路３２，３３に供給
される。そしてコントロール回路３２からの信号
がランダムアクセスメモリ１２のリードライトの
コントロール端子に供給されると共に、コントロ
ール回路３３からの信号がコントロールバス１０
ｃに供給される。
またデコーダ３１からのデータ転送の指令信号
にて、スイツチ３０ａ，３０ｂが切換られる。
にて、スイツチ３０ａ，３０ｂが切換られる。
さらにデコーダ３１からのデータ転送の指令信
号が制御手段の一部を成す制御回路３４に供給さ
れ、この制御回路３４からの信号にてスイツチ４
ｃ〜４ｄがオンされると共に、この信号がCPU
２のバスリクエスト端子及びアンド回路３５を通
じてCPU１のウエイト端子に供給される。さら
にCPU２からのバスアクノレツジ信号が反転さ
れてアンド回路３５に供給される。
号が制御手段の一部を成す制御回路３４に供給さ
れ、この制御回路３４からの信号にてスイツチ４
ｃ〜４ｄがオンされると共に、この信号がCPU
２のバスリクエスト端子及びアンド回路３５を通
じてCPU１のウエイト端子に供給される。さら
にCPU２からのバスアクノレツジ信号が反転さ
れてアンド回路３５に供給される。
またデコーダ３１からの「4100」〜「7FFF」
のアドレスが指定されたことを示す信号が制御回
路３４に供給される。
のアドレスが指定されたことを示す信号が制御回
路３４に供給される。
この回路において、データ転送を行うときに
は、デコーダ３１からの信号が制御回路３４に供
給されてスイツチ４ｃ〜４ｄがオンされると共
に、CPU２にバスリクエストが指令されてCPU
２の各バスが高インピーダンスにされる。またス
イツチ３０ａ，３０ｂが切換られてCPU１のデ
ータバスが接地される。
は、デコーダ３１からの信号が制御回路３４に供
給されてスイツチ４ｃ〜４ｄがオンされると共
に、CPU２にバスリクエストが指令されてCPU
２の各バスが高インピーダンスにされる。またス
イツチ３０ａ，３０ｂが切換られてCPU１のデ
ータバスが接地される。
さらにCPU２からバスアクノレツジ信号が出
力されてCPU１のウエイトが解除されると、こ
のCPU１においてデータバスが全て「０」にな
つているので、CPU１はいわゆる「NOP」処理
が行われる。
力されてCPU１のウエイトが解除されると、こ
のCPU１においてデータバスが全て「０」にな
つているので、CPU１はいわゆる「NOP」処理
が行われる。
そしてこの「NOP」処理において、CPU１の
アドレスバスにはプログラムカウンタの値が出力
され、例えば「2E00」から１回の処理ごとに１
ずつ増加されるアドレスがランダムアクセスメモ
リ１２，２２に供給される。それと共に、このア
ドレスがコントロール回路３２，３３に供給さ
れ、例えばコントロール回路３２においてアドレ
スが所定の範囲のときライト、他の範囲のときリ
ードの制御信号が形成され、ランダムアクセスメ
モリ１２に供給される。またコントロール回路３
３においてアドレスが上述の所定の範囲のときリ
ード、他の範囲のときライトの制御信号が形成さ
れ、コントロールバス１０ｃ，２０ｃを通じてラ
ンダムアクセスメモリ２２に供給される。
アドレスバスにはプログラムカウンタの値が出力
され、例えば「2E00」から１回の処理ごとに１
ずつ増加されるアドレスがランダムアクセスメモ
リ１２，２２に供給される。それと共に、このア
ドレスがコントロール回路３２，３３に供給さ
れ、例えばコントロール回路３２においてアドレ
スが所定の範囲のときライト、他の範囲のときリ
ードの制御信号が形成され、ランダムアクセスメ
モリ１２に供給される。またコントロール回路３
３においてアドレスが上述の所定の範囲のときリ
ード、他の範囲のときライトの制御信号が形成さ
れ、コントロールバス１０ｃ，２０ｃを通じてラ
ンダムアクセスメモリ２２に供給される。
従つてこの回路において、ランダムアクセスメ
モリ１２，２２に「2E00」〜「2FFF」のアドレ
スが供給されると共に、リードライトの制御信号
が相反に供給されてデータの転送が行われる。
モリ１２，２２に「2E00」〜「2FFF」のアドレ
スが供給されると共に、リードライトの制御信号
が相反に供給されてデータの転送が行われる。
さらに転送が終了し、プログラムカウンタの値
が「3000」になるとデコーダ３１の出力が変化
し、スイツチ４ｃ〜４ｄ，３０ａ，３０ｂが切換
られて、通常動作に戻される。
が「3000」になるとデコーダ３１の出力が変化
し、スイツチ４ｃ〜４ｄ，３０ａ，３０ｂが切換
られて、通常動作に戻される。
こうしてデータの転送が行われるわけである
が、この回路によれば、データ転送は１「NOP」
処理ごとに行われるので極めて高速の転送が行わ
れ、従来のDMA処理によるものより数倍早い転
送が実現できる。
が、この回路によれば、データ転送は１「NOP」
処理ごとに行われるので極めて高速の転送が行わ
れ、従来のDMA処理によるものより数倍早い転
送が実現できる。
またCPU１は機能を続けているので、たとえ
ばメモリとしてダイナミツク形のものを使用した
場合にも、メモリーリフレツシユは通常通り行わ
れる。従つて従来のDMAのようにリフレツシユ
回路を特別に設ける必要がない。
ばメモリとしてダイナミツク形のものを使用した
場合にも、メモリーリフレツシユは通常通り行わ
れる。従つて従来のDMAのようにリフレツシユ
回路を特別に設ける必要がない。
さらに転送のための特殊なIC等が不要で、ス
イツチ等の簡単な回路を追加するだけでよく、回
路構成も極めて簡単である。
イツチ等の簡単な回路を追加するだけでよく、回
路構成も極めて簡単である。
なお転送時のCPU１の処理は、マシンサイク
ルが最短で、データ転送に影響のない処理であれ
ば「NOP」処理以外のものでもよい。
ルが最短で、データ転送に影響のない処理であれ
ば「NOP」処理以外のものでもよい。
またプログラムカウンタの数値をプログラム的
に指定することにより、データの転送を「2E00」
〜「2FFF」の間の任意のアドレスから開始させ
ることもできる。従つてひんぱんに必要とされる
データを後部のアドレスに記憶させておくことに
より、転送時間をさらに短縮することができる。
に指定することにより、データの転送を「2E00」
〜「2FFF」の間の任意のアドレスから開始させ
ることもできる。従つてひんぱんに必要とされる
データを後部のアドレスに記憶させておくことに
より、転送時間をさらに短縮することができる。
さらにこの回路において、CPU１にて「4100」
〜「7FFF」のアドレスが指定されると、制御回
路３４にてスイツチ４ｃ〜４ｄがオンされ、
CPU２がバスリクエストされて、CPU１にて
CPU２のバツクアツプが行われる。またこのア
ドレス内にCPU２のIOポート２４ａ等のアドレ
スを設けておくことにより、CPU１にてIOポー
ト２４ａ等を直接制御することもできる。
〜「7FFF」のアドレスが指定されると、制御回
路３４にてスイツチ４ｃ〜４ｄがオンされ、
CPU２がバスリクエストされて、CPU１にて
CPU２のバツクアツプが行われる。またこのア
ドレス内にCPU２のIOポート２４ａ等のアドレ
スを設けておくことにより、CPU１にてIOポー
ト２４ａ等を直接制御することもできる。
第１図は本発明の一例の構成図、第２図はアド
レスの構成図、第３図は要部の具体的構成図であ
る。 １，２はCPU、４はスイツチ、１１，２１は
リードオンリーメモリ、１２，２２はランダムア
クセスメモリ、１４は制御回路である。
レスの構成図、第３図は要部の具体的構成図であ
る。 １，２はCPU、４はスイツチ、１１，２１は
リードオンリーメモリ、１２，２２はランダムア
クセスメモリ、１４は制御回路である。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２の中央処理回路と、 上記第１の中央処理回路の入出力ポート回路
と、 上記第１及び第２の中央処理回路で処理された
データを記憶するメモリ回路と を有し、 上記第１の中央処理回路にて、上記入出力ポー
ト回路から読み取つたデータを変換処理して上記
メモリ回路に記憶し、上記第２の中央処理回路に
て、上記メモリ回路を介して得る上記変換処理し
たデータの演算処理を行つて上記メモリ回路に記
憶し、上記第１の中央処理回路にて、上記メモリ
回路を介して得る上記演算処理したデータを所定
のデータに変換処理し、この変換処理したデータ
を上記入出力ポート回路を通して出力するように
したマイクロコンピユータにおいて、 上記メモリ回路は第１及び第２のランダムアク
セスメモリから成ると共に、これらの第１及び第
２のランダムアクセスメモリは、上記第１の中央
処理回路から出力される第１のアドレスデータと
上記第２の中央処理回路から出力される上記第１
のアドレスデータとは異なる第２のアドレスデー
タとにより、その共通するアドレスデータ部によ
つてアクセスされる同一のアドレスマツプ構成の
メモリ領域を有して成り、 上記入出力ポート回路と上記第１のランダムア
クセスメモリと上記第１の中央処理回路とに共用
される第１のデータバスと、 上記第２のランダムアクセスメモリと上記第２
の中央処理回路とに共用される第２のデータバス
と、 第１の制御信号に応じて上記第１の中央処理回
路を上記第１のデータバスから開放する第１の開
放手段と、 第２の制御信号に応じて上記第２の中央処理回
路を上記第２のデータバスから開放する第２の開
放手段と、 第３の制御信号に応じて上記第１のデータバ
ス、アドレスバス及びコントロールバスと上記第
２のデータバス、アドレスバス及びコントロール
バスとを接続する接続回路と、 上記第２の中央処理回路からの信号に応じて上
記第１、第２及び第３の制御信号を出力する制御
手段と を備え、 上記第１及び第２のデータバス、アドレスバス
及びコントロールバスを接続すると共に、上記第
１及び第２の中央処理回路を上記第１及び第２の
データバスから開放した状態で、上記第２の中央
処理回路の制御により、上記第１及び第２のラン
ダムアクセスメモリの上記メモリ領域間で上記変
換処理されたデータ及び上記演算処理されたデー
タの転送を行うようにしたことを特徴とするマイ
クロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56072645A JPS57187758A (en) | 1981-05-14 | 1981-05-14 | Microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56072645A JPS57187758A (en) | 1981-05-14 | 1981-05-14 | Microcomputer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57187758A JPS57187758A (en) | 1982-11-18 |
| JPH046030B2 true JPH046030B2 (ja) | 1992-02-04 |
Family
ID=13495320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56072645A Granted JPS57187758A (en) | 1981-05-14 | 1981-05-14 | Microcomputer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57187758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7214555B2 (en) | 1995-03-18 | 2007-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing display device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014041A (ja) * | 1983-07-06 | 1985-01-24 | Matsushita Electric Ind Co Ltd | 加熱制御装置 |
| JPS61201360A (ja) * | 1985-03-05 | 1986-09-06 | Nec Corp | デジタル信号演算装置 |
| JPS62214452A (ja) * | 1986-03-17 | 1987-09-21 | Mitsubishi Electric Corp | メモリ制御方式 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51855A (ja) * | 1974-06-21 | 1976-01-07 | Hitachi Ltd | |
| JPS5147350A (ja) * | 1974-10-22 | 1976-04-22 | Nippon Shisutemu Kogyo Kk | Maruchipurosetsusashisutemuniokeru banchizukehoshiki |
| JPS5450329A (en) * | 1977-09-28 | 1979-04-20 | Ricoh Co Ltd | Copier control device using plural micro-computers |
| JPS5616242A (en) * | 1979-07-17 | 1981-02-17 | Fujitsu Ltd | Control system for processor |
-
1981
- 1981-05-14 JP JP56072645A patent/JPS57187758A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7214555B2 (en) | 1995-03-18 | 2007-05-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57187758A (en) | 1982-11-18 |
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