JPH04123445U - データ伝送装置 - Google Patents

Abstract

(57)【要約】 【目的】 データ伝送レートを下げることなく、ＣＰＵ
間の距離も大きく取れるようにすること。 【構成】 一方のＣＰＵに接続されこのＣＰＵから送出
されるデータ伝送信号を直列信号に変換し他方のＣＰＵ
側に接続される直列伝送路上の直列信号をこのＣＰＵの
規格に合致させる第１の変換回路と、他方のＣＰＵに接
続されるデュアル・ポートＲＡＭと、デュアル・ポート
ＲＡＭに接続されデュアル・ポートＲＡＭから送出され
るデータを直列信号に変換して直列伝送路に送出し直列
伝送路上の直列信号を前記デュアル・ポートＲＡＭに与
える第２の変換回路とを備えるデータ伝送装置データ伝
送装置。 【効果】 データ伝送効率が向上し、２台のＣＰＵ距離
の自由度が大きくなる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、２台のＣＰＵの間で互いにデータを伝送し合うデータ伝送装置に関 し、詳しくは、データ伝送レートを低下させることなくＣＰＵ間の距離の自由度 を大きくできるように改善するものである。

【０００２】

【従来の技術】

図４及び図５に、２台のＣＰＵを備えるデータ伝送装置の構成ブロック図を示 し、従来の技術を説明する。

【０００３】 図４に示すデータ伝送装置は、第１のＣＰＵ１、第２のＣＰＵ２を備え、ＣＰ Ｕ１はＣＰＵバスｂ１を介して直列通信アダプタＡ１に接続され、ＣＰＵ２はＣ ＰＵバスｂ２を介して直列通信アダプタＡ２に接続され、アダプタＡ１，Ａ２は 直列通信路ＳＬにより相互に接続されて構成されるものである。このような構成 にあっては、アダプタＡ１，Ａ２によりデータ及びデータ伝送にかかる信号はシ リアル信号に変換され、直列通信路ＳＬにより相互にデータが授受される。

【０００４】 図５に示すデータ伝送装置は、第１のＣＰＵ１、第２のＣＰＵ２の間に、ＣＰ Ｕバスｂ１，ｂ２を介してデュアル・ポートＲＡＭｍを備え、ＣＰＵ１またはＣ ＰＵ２がデュアル・ポートＲＡＭｍを相互に読み書きすることにより、ＣＰＵ１ 、ＣＰＵ２間のデータ伝送を実現するものである。

【０００５】

【考案が解決しようとする課題】

しかしながら、上記のような従来のデータ伝送装置には、次のような問題があ った。 図４に示すような装置では、直列通信アダプタＡ１の動作をＣＰＵ１が監視及 び制御し、直列通信アダプタＡ２の動作をＣＰＵ２が監視及び制御するため、デ ータ転送レートは比較的低い値に限定され、処理高速化の妨げとなっていた。

【０００６】 図５に示すような装置では、ＣＰＵ１とデュアル・ポートＲＡＭｍを接続する ＣＰＵバスｂ１、ＣＰＵ２とデュアル・ポートＲＡＭｍを接続するＣＰＵバスｂ ２の物理的な長さが制限され、ＣＰＵ１とＣＰＵ２の距離が短く制限されるとい う問題があった。

【０００７】 本考案は、このような問題を解決することを課題とし、データ伝送レートを下 げることなく、ＣＰＵ間の距離も大きく取れるデータ伝送装置を実現することを 目的とする。

【０００８】

【課題を解決するための手段】

以上の課題を解決した本考案は、第１のＣＰＵと離れた位置にある第２のＣＰ Ｕとを有してこれらのＣＰＵの間で相互にデータを伝送するデータ伝送装置にお いて、一方のＣＰＵに接続されこのＣＰＵから送出されるデータ伝送信号を直列 信号に変換し他方のＣＰＵ側に接続される直列伝送路上の直列信号をこのＣＰＵ の規格に合致させる第１の変換回路と、他方のＣＰＵに接続されるデュアル・ポ ートＲＡＭと、前記デュアル・ポートＲＡＭに接続され前記デュアル・ポートＲ ＡＭから送出されるデータを直列信号に変換して前記直列伝送路に送出し前記直 列伝送路上の直列信号を前記デュアル・ポートＲＡＭに与える第２の変換回路と を備えるデータ伝送装置である。

【０００９】

【作用】

本考案のデータ伝送装置において、一方のＣＰＵは第１の変換回路、直列通信 路、第２の変換回路を介して離れた位置にあるデュアル・ポートＲＡＭをアクセ スし、他方のＣＰＵは通常の動作でデュアル・ポートＲＡＭにアクセスする。

【００１０】

【実施例】

図１は本考案を実施したデータ伝送装置の全体概念図である。 図１において、第１のＣＰＵ１、第２のＣＰＵ２、直列伝送路ＳＬ、デュアル ・ポートＲＡＭｍ、第１のＣＰＵバスｂ１、第２のＣＰＵバスｂ２は図４、図５ に示した従来のものと同様である。

【００１１】 そして、第１の変換回路Ｃ１は、第１のＣＰＵ１からのデータ、データ伝送に 関与する信号を直列伝送路ＳＬに送出するためのシリアル信号に変換するととも に、直列伝送路ＳＬから受けたシリアル信号を第１のＣＰＵ１の規格に合致する ように変換するブロックである。また、第２の変換回路Ｃ２は、直列通信路ＳＬ からのシリアル信号をＣＰＵ用の信号に変換してＣＰＵバスｂ１に送出してデュ アル・ポートＲＡＭｍに結合し、ＣＰＵバスｂ１を介したデュアル・ポートＲＡ Ｍｍからの信号を直列伝走路ＳＬに送出すべくシリアル信号に変換するブロック である。

【００１２】 以上のような本考案装置を具体化した例を図２のブロック図に示し、その構成 を詳しく説明する。

【００１３】 ＣＰＵ１は、内部バスｉｂ１にＣＰＵブロック11とＩ／Ｏマスタ・ゲートアレ イ12が接続されて構成され、Ｉ／Ｏマスタ・ゲートアレイ12は内部バスｉｂ１と ＣＰＵバスｂ１のタイミング変換を行うブロックである。 第１の変換回路Ｃ１は、ＣＰＵバスｂ１からの信号を電気的にシリアル信号に 変換して内部直列信号線Ｌ１に送出し、内部直列信号線Ｌ１からのシリアル信号 をＣＰＵ１の規格に合致する信号に変換するリンク・ゲートアレイＣ11と、内部 直列信号線Ｌ１からのシリアル信号と光ファイバ等の直列伝送路ＳＬからの光信 号とを相互に変換する光アダプタＣ12を有する。 第２の変換回路Ｃ２は、直列伝走路ＳＬからの光信号を電気信号に変換しまた 内部直列信号線Ｌ２からの電気信号を光信号に変換する機能を有する光アダプタ Ｃ21と、内部直列信号線Ｌ２におけるシリアル信号とＣＰＵバスｂ１´における 信号とを相互に変換するリンク・ゲートアレイＣ22を有する。 デュアル・ポートＲＡＭｍは、ＣＰＵバスｂ１´の信号と内部バスＬ３の信号 とを相互に変換する機能を有し内部バスＬ３によりデュアル・ポートＲＡＭｍの 本体部ｍ１に接続するＩ／Ｏスレーブ・ゲートアレイｍ２と、ＣＰＵバスｂ２と 内部バスＬ４の信号を変換して本体部ｍ１に接続するアクセス制御部ｍ３とから 構成される。 尚、直列伝送路ＳＬは、双方向に光信号を送受信するブロックである。

【００１４】 さて、このように構成された本考案のデータ伝送装置の動作を図３のタイムチ ャートを用いて説明する。

【００１５】 （イ）第１のＣＰＵ１がデュアル・ポートＲＡＭｍにアクセスする場合 はじめに、ＣＰＵブロック11から内部バスｉｂ１にアドレス信号Ａ、コントロ ール信号Ｃが送出され（ａ）、Ｉ／Ｏマスタ・ゲートアレイ12はこれらの信号を ＣＰＵバスｂ１の規格に合うように変換する。ＣＰＵバスｂ１は時分割バスであ るので、まずアドレス信号Ａが送出され、続いてコントロール信号Ｃが送出され る（ｂ）。 リンク・ゲートアレイＣ11はこれらの信号Ａ，Ｃを取り込み、シリアル信号に 変換して内部直列信号線Ｌ１に送出し（ｃ）、光アダプタＣ12は光信号に変換し て直列伝送路ＳＬに送出する（ｄ）。 光アダプタＣ21は受信した光信号を電気信号に変換し、内部直列信号線Ｌ２を 通じてリンク・ゲートアレイＣ22に伝達する（ｅ）。リンク・ゲートアレイＣ22 は受けた信号を時分割信号に変換し、ＣＰＵバスｂ１´に送出する（ｆ）。 Ｉ／Ｏスレーブ・ゲートアレイｍ２は、ＣＰＵバスｂ１´上の信号を本体部ｍ １の規格に合うように変換して内部バスＬ３に送出する（ｇ）。 このようして内部バスＬ３に送出された信号は、デュアル・ポートＲＡＭｍの 本体部ｍ１にアクセスする手順に合致しており、デュアル・ポートＲＡＭｍは、 データ信号Ｄを内部バスＬ３に送出する（ｇ）。 このデータ信号Ｄは、上記と逆の経路でＣＰＵブロック11へ伝送され、ＣＰＵ １はデータを取り込むことができる。 以上の動作は、ＣＰＵ１の読み出し動作であるが、書き込み動作の場合は、Ｃ ＰＵ１からアドレス信号Ａ、コントロール信号Ｃ、データ信号Ｄがデュアル・ポ ートＲＡＭｍに送出されてサイクルが進行する。

【００１６】 （ロ）第２のＣＰＵ２がデュアル・ポートＲＡＭｍにアクセスする場合 ＣＰＵ２からＣＰＵバスｂ２上にアドレス信号Ａ、コントロール信号Ｃが送出 される。 アクセス制御部ｍ３は、これらの信号Ａ，Ｃをデュアル・ポートＲＡＭｍの本 体部ｍ１の規格に変換して内部バスＬ４に送出する。この信号に対応して本体部 ｍ１はデータ信号Ｄを内部バスＬ４に送出し、データ信号Ｄはアクセス制御部ｍ ３、ＣＰＵバスｂ２を経由してＣＰＵ２に伝送される。 ＣＰＵ２はこのデータ信号Ｄを取り込んで読み出しサイクルを終了する。 書き込みサイクルの場合は、ＣＰＵ２からアドレス信号Ａ、コントロール信号 Ｃとともにデータ信号Ｄがデュアル・ポートＲＡＭｍに送出され、書き込みサイ クルが進行する。

【００１７】 以上のようにして、第１のＣＰＵ１がデュアル・ポートＲＡＭｍにデータ書き 込みを行い、このデータを第２のＣＰＵ２が読み出すことにより、第１のＣＰＵ １から第２のＣＰＵ２へのデータ伝送が行われる。また、第２のＣＰＵ２がデュ アル・ポートＲＡＭｍにデータ書き込みを行い、このデータを第１のＣＰＵ１が 読み出すことにより、第２のＣＰＵ２から第１のＣＰＵ１へのデータ伝送が行わ れる。

【００１８】

【考案の効果】

本考案のデータ伝送装置によれば、ＣＰＵからデュアル・ポートＲＡＭへアク セスする場合、デュアル・ポートＲＡＭがＣＰＵバスに接続しているようにアク セスすればよい。このため、通信アダプタを用いた装置で必要となる、通信アダ プタの動作監視、通信アダプタとＣＰＵとの間のデータ転送等が不用となるので 、データ伝送効率が向上する。

【００１９】 また、直列伝送路はＣＰＵバスに比較して信号線の数が少なく長距離通信に対 応が容易なため、２台のＣＰＵの距離の自由度が大きくなる。

【図面の簡単な説明】

【図１】本考案のデータ伝送装置の構成概念図である。

【図２】本考案を実施したデータ伝送装置の具体的な実
施例である。

【図３】本考案装置の動作を表わすタイムチャートであ
る。

【図４】従来のデータ伝送装置の構成概念図である。

【図５】従来のデータ伝送装置の構成概念図である。

【符号の説明】

１ 第１のＣＰＵ 11 ＣＰＵブロック 12 Ｉ／Ｏマスタ・ゲートアレイ ｉｂ１，Ｌ１，Ｌ２，Ｌ３，Ｌ４ 内部バス ２ 第２のＣＰＵ ｍ デュアル・ポートＲＡＭ ｍ１ 本体 ｍ２ Ｉ／Ｏスレーブ・ゲートアレイ ｍ３ アクセス制御部 Ｃ１ 第１の変換回路 Ｃ11，Ｃ22 リンク・ゲートアレイ Ｃ12，Ｃ21 光アダプタ Ｃ２ 第２の変換回路 ｂ１ 第１のＣＰＵバス ｂ２ 第２のＣＰＵバス ＳＬ 直列伝送路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 第１のＣＰＵと離れた位置にある第２の
   ＣＰＵとを有してこれらのＣＰＵの間で相互にデータを
   伝送するデータ伝送装置において、一方のＣＰＵに接続
   されこのＣＰＵから送出されるデータ伝送信号を直列信
   号に変換し他方のＣＰＵ側に接続される直列伝送路上の
   直列信号をこのＣＰＵの規格に合致させる第１の変換回
   路と、他方のＣＰＵに接続されるデュアル・ポートＲＡ
   Ｍと、前記デュアル・ポートＲＡＭに接続され前記デュ
   アル・ポートＲＡＭから送出されるデータを直列信号に
   変換して前記直列伝送路に送出し前記直列伝送路上の直
   列信号を前記デュアル・ポートＲＡＭに与える第２の変
   換回路とを備えるデータ伝送装置。